存储器器件和形成存储器器件的方法与流程

1.本技术的实施例涉及存储器器件和形成存储器器件的方法。


背景技术：

2.半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积材料的绝缘层或介电层、导电层和半导体层并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
3.半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。


技术实现要素：

4.本技术的一些实施例提供了一种存储器器件，包括：电阻存储器阵列，包括第一电阻存储器单元；阶梯接触结构，与所述电阻存储器阵列相邻；金属间介电层，位于所述阶梯接触结构上方；第一二极管和第二二极管，位于所述金属间介电层上方；第一导电通孔，将所述第一二极管电耦接至所述第一电阻存储器单元的第一电阻器；以及第二导电通孔，将所述第二二极管电耦接至所述第一电阻存储器单元的第二电阻器。
5.本技术的另一些实施例提供了一种存储器器件，包括：第一存储器单元，包括第一晶体管、第一电阻器和第二电阻器，其中，所述第一电阻器耦接至第一位线，并且所述第二电阻器耦接至第二位线；第一二极管，连接至所述第一电阻器的第一电极；第二二极管，连接至所述第二电阻器的第二电极，所述第一电阻器的所述第一电极位于所述第二电阻器的所述第二电极上方；第一导电通孔，连接至所述第一二极管；第二导电通孔，连接至所述第二二极管；以及金属间介电层，其中，所述第一二极管、所述第二二极管、所述第一导电通孔和所述第二导电通孔嵌入在所述金属间介电层中。
6.本技术的又一些实施例提供了一种形成存储器器件的方法，包括：在材料的多层堆叠件的第一区域中形成电阻存储器阵列，所述电阻存储器阵列包括第一存储器单元；通过形成与所述电阻存储器阵列相邻的阶梯接触结构来暴露所述第一存储器单元的第一电阻器和第二电阻器；在所述阶梯接触结构上方形成第一二极管，所述第一二极管电耦接至所述第一电阻器；以及在所述阶梯接触结构上方形成第二二极管，所述第二二极管电耦接至所述第二电阻器。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1示出了根据一些实施例的可以形成在衬底上方的器件结构的截面图。
9.图2至图7示出了根据实施例的在制造3d可堆叠电阻随机存取存储器(rram)阵列
中的中间阶段的立体图、截面图和顶视图。
10.图8示出了根据一些实施例的合并3d可堆叠rram阵列和第一阶梯接触结构的3d存储器器件的立体图。
11.图9、图10a和图10b示出了根据一些实施例的在形成第一阶梯接触结构中的中间步骤的截面图。
12.图11是表示根据一些实施例的3d存储器器件的堆叠存储器单元和第一阶梯接触结构的若干截面图的二维图。
13.图12是根据一些实施例的用于堆叠存储器单元的等效电路的电路图。
14.图13示出了根据一些实施例的互连结构的截面图。
15.图14a示出了根据一些其它实施例的合并3d可堆叠rram阵列和第二阶梯接触结构的第二3d存储器器件的立体图。
16.图14b示出了根据一些实施例的阶梯接触结构的截面图。
17.图15是表示根据一些实施例的第二3d存储器器件的堆叠存储器单元和第二阶梯接触结构的若干截面图的二维图。
18.图16示出了根据一些其它实施例的阶梯接触结构的截面图。
19.图17是表示根据一些其它实施例的第二3d存储器器件的堆叠存储器单元和阶梯接触结构的若干截面图的二维图。
具体实施方式
20.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
21.此外，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
22.本发明的各个实施例提供了包括多个堆叠存储器单元(例如，1t2r存储器单元)的3维(3d)存储器阵列(例如，rram存储器阵列)，并且其包括在存储器单元的第一电阻器上方形成电连接至存储器单元的第一电阻器的第一二极管以及在存储器单元的第二电阻器上方形成电连接至存储器单元的第二电阻器的第二二极管。因此，第一二极管和第二二极管在本文中可以称为beol兼容二极管。此外，3d存储器阵列和阶梯接触结构可以由在制造工艺中使用的材料的多层堆叠件形成。所得3d存储器阵列也可以具有减小的高度和/或增加的器件密度。此外，本发明的实施例提供了存储器单元(例如，1t2r)，其防止在对存储器单元的目标电阻器的写入操作期间的写入干扰问题。例如，在对存储器单元的目标电阻器的
写入操作期间，由于电连接至非目标电阻器的二极管，防止了泄漏电流流过存储器单元的非目标电阻器的位线。
23.图1至图7示出了根据一些实施例的制造3d存储器阵列的各个中间步骤的截面图。在图1中，示出了器件结构103。器件结构103包括衬底50，其可以是半导体衬底，诸如块状半导体、绝缘体上半导体(soi)衬底等，其可以是掺杂的(例如，利用p型掺杂剂或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，soi衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(box)层、氧化硅层等。在通常为硅衬底或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。
24.图1还示出了器件结构103的可以在衬底50上方形成的电路。电路包括位于衬底50的顶面处的有源器件(例如，晶体管)。晶体管可以包括位于衬底50的顶面上方的栅极介电层202和位于栅极介电层202上方的栅电极204。源极/漏极区域206设置在栅极介电层202和栅电极204的相对侧上的衬底50中。沿栅极介电层202的侧壁形成将源极/漏极区域206与栅电极204分隔开适当横向距离的栅极间隔件208。在一些实施例中，晶体管可以是平面场效应晶体管(fet)、鳍式场效应晶体管(finfet)、纳米场效应晶体管(nanofet)等。
25.第一ild 210围绕并且隔离源极/漏极区域206、栅极介电层202和栅电极204，并且第二ild 212位于第一ild 210上方。源极/漏极接触件214延伸穿过第二ild 212和第一ild 210并且电耦接至源极/漏极区域206，并且栅极接触件216延伸穿过第二ild 212并且电耦接至栅电极204。互连结构220(包括一个或多个堆叠的介电层224和形成在一个或多个堆叠的介电层224中的导电部件222)位于第二ild 212、源极/漏极接触件214和栅极接触件216上方。虽然图1示出了堆叠的介电层224中的两个，但是应该理解，互连结构200可以包括其中设置有导电部件222的任何数量的堆叠的介电层224。互连结构220可以电连接至栅极接触件216和源极/漏极接触件214以形成功能电路。在一些实施例中，由互连结构220形成的功能电路可以包括逻辑电路、存储器电路、读出放大器、控制器、输入/输出电路、图像传感器电路等或它们的组合。虽然图1讨论了形成在衬底50上方的晶体管，但是其它有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)也可以形成为功能电路的一部分。
26.在图2中，在图2的器件结构103上方形成第一多层堆叠件101。为了简单和清楚的目的，可以从随后附图省略器件结构103的详细部件(例如，衬底50、晶体管、ild和互连结构120)。虽然第一多层堆叠件101被示出为与器件结构103相邻并且物理接触，但是任何数量的中间层可以设置在器件结构103和第一多层堆叠件101之间。例如，在绝缘层(例如，低k介电层)中包括导电部件的一个或多个互连层(例如，再分布结构)可以设置在器件结构103和第一多层堆叠件101之间。在一些实施例中，可以图案化导电部件以为嵌入在器件结构103内的有源器件提供电源线、接地线和/或信号线。
27.如图2所示，根据一些实施例，第一多层堆叠件101包括材料层的第一系列105a和堆叠在材料层的第一系列105a上方的材料层的第二系列105b。在一些实施例中，在诸如3d堆叠的rram器件的布置中，层的第一系列105a可以用于最终形成第一电路(例如，第一电阻
随机存取存储器(rram)单元)，并且第二系列105b可以用于最终形成堆叠在第一电路上方的第二电路(例如，第二rram单元)。此外，第一多层堆叠件101可以进一步用于最终形成用于访问第一电路的第一访问晶体管和用于访问第二电路的第二访问晶体管。根据一些实施例，第一访问晶体管和第二访问晶体管形成为纳米结构场效应晶体管(nsfet)，并且以共享访问晶体管配置耦接至第一电路和第二电路，用于电路设计，诸如1t2r 3d堆叠的rram器件等。
28.虽然示出了具有材料层的两个多层系列(例如，105a和105b)的第一多层堆叠件101的实施例，但是应该理解，可以在第一多层堆叠件101中形成材料层的任何合适数量的多层系列，取决于3d堆叠的rram器件的期望设计。例如，第一多层堆叠件101可以形成有多于两个的材料层的多层系列105，诸如三个、四个或甚至多于四个材料层的多层系列105。此外，nsfet晶体管可以形成为共享访问晶体管等。第一多层堆叠件101和访问晶体管的所有这样的组合在实施例的范围内。
29.根据最终将形成1t2r rram器件的一些实施例，第一多层堆叠件101形成为包括隔离层107、沟道层109、金属线层111和介电存储器层113。
30.第一多层堆叠件101可以通过首先在器件结构103上方沉积金属线层111的第一层来形成。金属线层111可以包括一个或多个层，诸如胶层、阻挡层、扩散层和填充层等，并且可以使用金属和/或金属合金来形成，诸如铝(al)、钛(ti)、氮化钛(tin)、氮化钽(tan)、钴(co)、银(ag)、金(au)、铜(cu)、镍(ni)、铬(cr)、铪(hf)、钌(ru)、钨(w)、铂(pt)、它们的合金等。在一些实施例中，金属线层111包括胶层和导电层。胶层可以由金属氮化物(例如，氮化钛、氮化钽、氮化锆、氮化铪等)形成。导电层可以由金属(例如，钨(w)、钛(ti)、氮化钛(tin)、氮化钽(tan)等)形成。胶层的材料是对器件结构103的上表面的材料具有良好粘合性的材料，并且导电层的材料是对胶层的材料具有良好粘合性的材料。胶层和导电层可以每个通过诸如原子层沉积、化学汽相沉积等的可接受的沉积工艺来形成。一旦沉积，金属线层111的材料可以使用可选的平坦化工艺来平坦化。
31.可以在金属线层111上方形成介电存储器层113的第一层。介电存储器层113可以形成为共形薄氧化物膜。根据一些实施例，介电存储器层113可以使用适合于存储数字值的可接受的介电材料的一个或多个层来形成，诸如氧化铪(hfo2)；氧化铪锆(hf
(1
‑
x)
zr
x
o2)；氧化锆(zro2)；氧化钛(tio2)；氧化镍(nio)；氧化钽(tao
x
)；氧化铜(cu2o)；五氧化铌(nb2o5)；氧化铝(al2o3)；它们的组合等。介电存储器层113的材料可以通过诸如ald、cvd、pvd等的可接受的沉积工艺来形成。一旦沉积，介电存储器层113的材料可以使用诸如化学机械平坦化、回蚀工艺、它们的组合等的工艺来平坦化。
32.一旦已经形成介电存储器层113，可以使用适合于形成金属线层111的第一层的任何层、材料和工艺在介电存储器层113上方形成金属线层111的第二层。在一些实施例中，金属线层111的第二层包括胶层和导电层。胶层可以由对介电存储器层113的材料具有良好粘合性的金属氮化物形成，并且导电层的材料是对胶层的材料具有良好粘合性的材料。一旦已经沉积金属线层111，可以实施可选的平坦化工艺以平坦化金属线层111的材料。
33.一旦已经形成金属线层111的第二层，可以在金属线层111上方形成沟道层109的第一层。根据一些实施例，沟道层109可以通过使用例如诸如cvd、ald、pvd、它们的组合等的沉积工艺来沉积薄膜氧化物半导体材料(例如，氧化锌(zno)、氧化铟镓锌(igzo)、氧化铟锡
(ito)、氧化铟钨(iwo)、多晶硅、非晶硅、氧化铟镓锌锡(igzto)、它们的组合等)来形成。但是，任何合适的材料和沉积工艺可以用于形成沟道层109。根据一些实施例，诸如igzo、igzto等的材料可以用于形成薄膜氧化物半导体材料作为沟道层109的第一层。这样的材料可以用于在低温(诸如在前段制程(feol)工艺中使用的那些温度)下形成结构合理的部件。因此，沟道层109的第一层可以在用于形成这样的沟道层109的feol工艺中形成为薄膜氧化物半导体材料的结构合理的层。
34.一旦已经形成沟道层109的第一层，可以使用适合于形成金属线层111的第一层的任何层、材料和工艺在介电存储器层113上方形成金属线层111的第三层。在一些实施例中，金属线层111的第三层包括胶层和导电层。胶层可以由对沟道层109的材料具有良好粘合性的金属氮化物形成，并且导电层的材料是对胶层的材料具有良好粘合性的材料。一旦已经沉积金属线层111，可以实施可选的平坦化工艺以平坦化金属线层111的材料。
35.一旦已经形成金属线层111的第三层，可以使用适合于形成介电存储器层113的第一层的任何层、材料和工艺在金属线层111上方形成介电存储器层113的第二层。在一些实施例中，介电存储器层113的第二层可以使用与介电存储器层113的第一层相同的氧化物膜材料(例如，氧化锌(zno))形成为共形薄氧化物膜。在其它实施例中，不同的氧化物膜材料可以用于介电存储器层113的第一层和第二层。
36.一旦已经形成介电存储器层113的第二层，可以使用适合于形成金属线层111的第一层的任何层、材料和工艺在介电存储器层113上方形成金属线层111的第四层。在一些实施例中，金属线层111的第四层包括胶层和导电层。胶层可以由对介电存储器层113的材料具有良好粘合性的金属氮化物形成，并且导电层的材料是对胶层的材料具有良好粘合性的材料。一旦已经沉积金属线层111，可以实施可选的平坦化工艺以平坦化金属线层111的材料。因此，已经形成材料层的第一系列105a。
37.一旦已经形成材料层的第一系列105a，可以在材料层的第一系列105a上方沉积隔离层107中的第一个作为块状层(例如，氧化物)。隔离层107可以是介电材料(例如，氧化硅(sio2)、sin、sion等)。隔离层107可以使用例如化学汽相沉积(cvd)、原子层沉积(ald)、物理汽相沉积(pvd)等来形成。一旦沉积，可以实施可选的退火工艺(例如，快速热退火、氧化致密化等)和/或可选的平坦化工艺(例如，化学机械平坦化)以硬化和/或平坦化隔离层107。在一些实施例中，在形成材料层的第一系列105a之前，在器件结构103上方沉积隔离层107的可选层。
38.一旦隔离层107已经形成在材料层的第一系列105a上方，材料层的第二系列105b可以形成在第一系列105a上方。层的第二系列105b可以使用适合于形成层的第一系列105a的任何层、材料和工艺来形成。在一些实施例中，层的第二系列105b包括与第一系列105a相同的材料层和层顺序，但是材料层和层顺序也可以不同。在所示的实施例中，第二系列105b包括与第一系列105a相同的材料层和相同的层顺序。
39.在一些实施例中，可以在第一多层堆叠件101中以彼此堆叠的方式形成材料层的更多系列，直至已经形成材料层的期望的最顶部系列。可以在第一多层堆叠件101中形成材料层的任何合适数量的系列。在所示的实施例中，第一多层堆叠件101包括材料层的两个系列，层的第一系列105a和堆叠在层的第一系列105a上方的层的第二系列105b。
40.图2还示出了第一多层堆叠件101的第一区域115。根据一些实施例，第一区域115
可以指定用于形成3d堆叠存储器阵列。此外，第一多层堆叠件101的第二区域117与第一区域115相邻，并且可以指定用于形成阶梯形接触结构以用于外部连接至3d堆叠存储器阵列。
41.图3示出了根据一些实施例的在第一多层堆叠件101的字线区域203内形成栅极沟槽201。字线区域203在本文中也可以称为字线区域。栅极沟槽201可以通过首先在第一多层堆叠件101上方形成光刻胶(未示出)来形成。光刻胶可以使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。可以图案化光刻胶，以在栅极沟槽201的期望位置中暴露第一多层堆叠件101的最顶层的表面。栅极沟槽201可以使用包括双重图案化工艺或多重图案化工艺的一种或多种光刻工艺来图案化。
42.根据一些实施例，对材料层的第一多层系列105的最顶部暴露层具有选择性并且对第一多层系列105的位于最顶部暴露层下面的层相对无选择性的第一蚀刻化学物质可以用于形成穿过第一多层系列105的最顶部暴露层并且在第一多层系列105的位于最顶部暴露层下面的层上停止的栅极沟槽201。因此，第一多层系列105的位于最顶部暴露层下面的层成为材料层的第一多层系列105的下一个最顶部暴露层。第二蚀刻化学物质对第一多层系列105的下一个最顶部暴露层具有选择性并且对第一多层系列105的位于下一个最顶部暴露层下面的层相对无选择性。因此，第一多层系列105的位于下一个最顶部暴露层下面的层成为第一多层系列105的下一个最顶部暴露层。该工艺可以继续使用合适的蚀刻化学物质，以去除第一多层系列105的下一个最顶部暴露层，并且在第一多层系列105的位于第一多层系列105的下一个最顶部暴露层下面的层上停止，直至栅极沟槽201已经被蚀刻穿过第一多层堆叠件101并且在器件结构103的最顶层上停止。例如，氯或基于氟的气体(诸如氯(cl2)或氟化氢(hf)等)可以用于选择性蚀刻沟道层109的材料(例如，zno)，而不实质上去除第一多层系列105的隔离层107的介电材料(例如，sio2)。可以使用包括磷的湿蚀刻化学物质(例如，h3po4等)选择性蚀刻隔离层107，而不实质上去除沟道层109和/或金属线层111的材料(例如，ti)。在其它实施例中，单个蚀刻工艺可以用于去除材料层的系列的所有材料并且在器件结构103的最顶层上停止，诸如利用对第一多层堆叠件101的所有材料具有选择性的蚀刻工艺和/或使用定时蚀刻工艺。
43.根据一些实施例，在沟槽已经达到期望的深度之后，定时蚀刻工艺可以用于停止蚀刻栅极沟槽201。例如，定时蚀刻工艺可以定时为在器件结构103的表面处停止，但是定时蚀刻工艺可以定时为蚀刻至器件结构103中至期望的深度。根据一些实施例，可以在器件结构103和第一多层堆叠件101之间的界面处提供可选的接触蚀刻停止层(未示出)。可选的接触蚀刻停止层可以包括具有与第一多层堆叠件101的上面的层的材料不同的蚀刻速率的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。在这样的实施例中，在形成第一多层堆叠件101之前，可选的接触蚀刻停止层通过合适的沉积工艺(例如，原子层沉积、化学汽相沉积、物理汽相沉积等)形成在器件结构103上方，并且在可选的接触蚀刻停止层上方形成第一多层堆叠件101。此外，额外的蚀刻工艺可以用于去除可选的接触蚀刻停止层的材料，从而使得器件结构103在栅极沟槽201的底部处暴露。
44.一旦图案化，第一多层堆叠件101的位于栅极沟槽201之间的剩余部分形成多个条205。因此，栅极沟槽201由条205分隔开。虽然图3所示的实施例显示了条205的每个具有相同的宽度，但是位于第一多层堆叠件101的一个区域中的一个3d堆叠存储器阵列的条205的宽度可以比位于第一多层堆叠件101的另一区域中的另一3d堆叠存储器阵列的条205大或
薄。根据一些实施例，栅极沟槽201的每个可以始终具有一致的宽度。在其它实施例中，栅极沟槽201并因此条205可以具有锥形侧壁，从而使得条205的每个的宽度在朝向衬底50的方向上连续增加。在这样的实施例中，第一多层堆叠件101的层的每个在垂直于条205的侧壁的方向上可以具有不同的宽度。此外，栅极沟槽201也可以延伸至第二区域117(图2所示)中，从而将第二区域117分成不同的区域，从而用于最终形成阶梯接触结构，如下面关于图8所描述。
45.图4示出了用于由沟道层109形成纳米结构301的线释放工艺。根据一些实施例，一旦已经形成栅极沟槽201，可以去除用于形成栅极沟槽201的间隔件和/或光刻胶(如图2所示)，并且可以在第一多层堆叠件101上方形成并且图案化用于线释放工艺的掩模层(未示出)，以暴露字线区域203。在其它实施例中，可以保留用于形成栅极沟槽201的间隔件和/或光刻胶层，并且在间隔件和光刻胶层上方形成用于线释放工艺的掩模层。在这样的实施例中，可以在光刻胶和/或间隔件上方形成并且然后图案化掩模层，以暴露光刻胶和/或间隔件的覆盖字线区域203内的栅极沟槽201和/或条205(图2所示)的部分。
46.根据一些实施例，掩模层可以是导电材料或非导电材料，并且可以选自包括氮化硅、氮氧化硅、非晶硅、多晶硅(poly硅)、多晶硅锗(poly
‑
sige)、金属氮化物、金属硅化物、金属氧化物和金属的组。掩模层可以通过物理汽相沉积(pvd)、cvd、ald、溅射沉积或用于沉积所选材料的其它技术来沉积。一旦已经沉积掩模层的材料，可以使用例如光刻掩蔽和蚀刻工艺图案化材料。一旦图案化掩模层，使用一种或多种合适的去除工艺(例如，灰化、选择性蚀刻、它们的组合等)去除光刻胶和/或间隔件的暴露部分。
47.一旦已经形成并且图案化掩模层，栅极沟槽201的侧壁并因此如图4所示的条205的侧壁暴露。因此，条205的第一多层堆叠件101的材料可以在线释放工艺步骤中从沟道层109之间去除并且可以从器件结构103和沟道层109之间去除。因此，条205的剩余材料(例如，沟道层109)在第一多层堆叠件101的源极/位线区域303之间形成纳米结构301。纳米结构301在本文中也可以称为线、纳米线、片和/或纳米片。在实施例中，使用湿蚀刻工艺去除条205的要去除的材料，该湿蚀刻工艺选择性去除那些材料而不显著去除沟道层109的位于字线区域203内的材料并且不显著去除第一多层堆叠件101的源极/位线区域303内的任何材料。但是，可以利用任何其它合适的去除工艺。
48.例如，在实施例中，含磷的蚀刻化学物质(例如，h3po4)可以用于选择性去除第一多层堆叠件101的其它材料而不实质上去除半导体沟道区域的材料(例如，氧化锌(zno))和/或器件结构103的材料。但是，在其它实施例中，任何其它合适的蚀刻剂可以用于选择性去除第一多层堆叠件101的任何其它材料而不实质上去除沟道层109的材料(例如，氧化锌(zno))和/或器件结构103的材料。
49.通过去除第一多层堆叠件101的其它材料，纳米结构301的侧在字线区域203内暴露并且彼此分隔开。纳米结构301在相对的源极/位线区域303之间形成沟道结构。在一些实施例中，蚀刻工艺的调整选择性用于形成纳米结构301，并且可以调整为使得纳米结构301形成为具有光滑的表面或包括多个具有小平面的表面。因此，纳米结构301可以形成为具有不同的轮廓形状(例如，圆形、正方形、矩形、六边形、八边形等)。在所示的实施例中，纳米结构301形成为具有正方形轮廓，其沟道宽度与纳米结构301的原始厚度大约相同，但是蚀刻工艺也可以用于减小这些厚度。
50.一旦已经形成纳米结构301，可以使用一种或多种合适的去除工艺(例如，湿蚀刻、干蚀刻等)去除掩模层、保留的间隔件和/或保留的光刻胶的任何剩余部分，该去除工艺利用对掩模层、保留的间隔件和/或保留的光刻胶的材料具有选择性的一种或多种蚀刻剂。但是，可以利用任何合适的去除工艺。
51.图5示出了在第一多层堆叠件101的字线区域203中的源极/位线区域303的侧壁上以及在第一多层堆叠件101的字线区域203内的源极/位线区域303的侧壁之间的纳米结构301的暴露表面上形成栅极介电材料401。栅极介电材料401形成为共形薄膜。根据一些实施例，栅极介电材料401可以使用适合于存储数字值的可接受的介电材料一个或多个层来形成，诸如多层电介质(例如，氧化物
‑
氮化物
‑
氧化物(ono)、氮化物
‑
氧化物
‑
氮化物(non)等)；其它电介质(例如，氮氧化硅(sion)、氮化硅(sin)等))；铁电(fe)材料，诸如氧化铪锆(hfzro)；氧化锆(zro)；未掺杂的氧化铪(hfo)；掺杂的氧化铪(例如，使用镧(la)作为掺杂剂的hflao、使用硅(si)作为掺杂剂的hfsio、使用铝(al)作为掺杂剂的hfalo等)；它们的组合等。栅极介电材料401的材料可以通过诸如ald、cvd、pvd等的可接受的沉积工艺来形成。
52.图6示出了形成在第一多层堆叠件101的字线区域203内的栅极介电材料401上方的全环绕字线结构501的形成。一旦已经沉积栅极介电材料401，可以实施平坦化工艺(例如，化学机械平坦化(cmp))以去除第一多层堆叠件101的顶部处的栅极介电材料401。因此，金属线层111可以暴露以用于进一步处理。全环绕字线结构501可以包括一个或多个层，诸如胶层、阻挡层、扩散层和填充层等。在一些实施例中，全环绕字线结构501包括胶层和导电层。胶层可以由金属氮化物形成，诸如氮化钛、氮化钽、氮化锆、氮化铪等。导电层可以由金属形成，诸如钨、钴、铝、镍、铜、银、金、它们的合金等。胶层的材料是对栅极介电材料401的材料具有良好粘合性的材料，并且导电层的材料是对胶层的材料具有良好粘合性的材料。在栅极介电材料401由诸如氧化物
‑
氮化物
‑
氧化物(ono)膜的氧化物形成的实施例中，胶层可以是氮化钛，并且导电层可以是钨。胶层和导电层可以每个通过诸如ald、cvd、pvd等的可接受的沉积工艺来形成。全环绕字线结构501的材料可以填充并且过填充字线区域203中的剩余开口，并且可以形成在第一多层堆叠件101的位于字线区域203外部的顶面上方。导电层填充栅极沟槽201的剩余区域。一旦沉积，可以使用诸如化学机械平坦化、回蚀工艺、它们的组合等的工艺利用第一多层堆叠件101的最顶层平坦化全环绕字线结构501和栅极介电材料401的材料。
53.转至图7，该图示出了根据一些实施例的由图6所示的结构形成3d堆叠存储器阵列600。3d堆叠存储器阵列600包括多个第一堆叠存储器单元613(例如，1t2r存储器单元)。在所示的实施例中，第一堆叠存储器单元613的每个包括晶体管(例如，第一晶体管t1、第二晶体管t2)和可以在写入操作期间为其设置/重置值的两个电阻器(例如，第一电阻器r1、第二电阻器r2)。例如，当在与第一电阻器r1相邻的金属源极/位线603上放置写入电压(v
w
)并且在第一晶体管t1的全环绕栅极605上放置字线电压(v
wl
)时，可以实施写入操作以设置/重置为第一电阻器r1存储的值。类似地，可以实施写入操作以通过将写入电压(v
w
)放置在与第二电阻器r2相邻的金属源极/位线603上并且将字线电压(v
wl
)放置在第一晶体管t1的全环绕栅极605上来设置/重置为第二电阻器r2存储的值。可以对第二晶体管t2、第三电阻器r3和第四电阻器r4进行类似的写入操作。虽然已经使用例如1t2r配置描述了存储器阵列600的实施例，但是也可以利用例如2t2r配置的其它实施例(未示出)。代替具有两个电阻器(例
如，1t2r)的一个公共晶体管，在2t2r配置中，每个存储器单元613可以形成有两个晶体管和两个电阻器(例如，r1和r2)。2t2r配置的两个晶体管可以形成有由隔离层107的可选层(未示出)分隔开的独立沟道区域109。因此，2t2r配置的两个晶体管在写入操作期间可以利用两个电阻器(例如，r1和r2)中的一个彼此独立操作。
54.此外，在3d存储器器件的最终形成中，3d堆叠存储器阵列600可以形成有阶梯接触结构和beol兼容的二极管，如下面详细讨论。因此，为堆叠存储器单元613提供了稳健的设计，其防止了在对电阻器的写入操作期间发生写入干扰问题。下面关于存储器电路1200的等效电路设计提供用于堆叠存储器单元613的操作的更多细节。隔离层107将堆叠存储器单元613彼此隔离。此外，栅极隔离插塞601将第一堆叠存储器单元的相邻堆叠件的全环绕栅极605彼此隔离。根据一些实施例，全环绕栅极605和栅极隔离插塞601可以通过首先形成穿过全环绕字线结构501(图6所示)的字线间隙来形成。字线间隙可以使用适合于蚀刻全环绕字线结构501的材料的任何光刻和蚀刻技术来形成。蚀刻可以是各向异性的。在一些实施例中，字线间隙可以通过一系列适当的蚀刻(例如，干蚀刻和/或湿蚀刻)来形成。根据一些实施例，使用与氢(h2)或氧(o2)气混合的基于氟的气体(例如，c4f6)实施干蚀刻，以去除全环绕字线结构501的导电层，并且使用硝酸(hno3)和氢氟酸(hf)溶液实施湿蚀刻，以去除全环绕字线结构501的胶层。但是，其它合适的去除工艺可以用于从字线间隙去除材料。因此，全环绕字线结构501由字线间隙分隔成全环绕栅极605的单个结构。
55.一旦通过全环绕字线结构501已经形成字线间隙，栅极隔离插塞601可以使用用于形成栅极介电材料401的任何可接受的介电材料和/或沉积工艺来形成。例如，栅极隔离插塞601可以使用介电材料(例如，氧化硅)和可接受的沉积工艺(例如，ald)来形成，以分别填充和/或过填充字线间隙。一旦填充和/或过填充，可以平坦化(例如，通过cmp)栅极隔离插塞601以去除栅极隔离插塞601的位于字线间隙外部的过量材料，并且去除栅极介电材料401的位于第一多层堆叠件101的顶部上方的过量材料。因此，栅极隔离插塞601、栅极介电材料401和全环绕栅极605的顶部与第一多层堆叠件101的顶部共面，并且全环绕栅极605的不同结构通过栅极隔离插塞601彼此隔离。第一晶体管t1和第二晶体管t2的纳米结构301(图4所示)由沟道层109形成并且由栅极介电材料401围绕，如以上所描述。全环绕栅极605围绕第一晶体管t1和第二晶体管t2的沟道区域，并且通过栅极介电材料401与纳米结构301分隔开。在以上描述的线释放工艺期间，第一晶体管t1和第二晶体管t2的金属源极/位线603由金属线层111形成。栅极介电材料401将全环绕栅极605与沟道层109和金属源极/位线603的侧壁隔离。栅极介电材料401还将全环绕栅极605与第一电阻器r1和第二电阻器r2的侧壁隔离。
56.在所示的实施例中，第一电阻器r1耦接至第一晶体管t1的第一侧上的金属源极/位线603。第二电阻器r2耦接至第一晶体管t1的第二侧上的金属源极/位线603。第一电阻器r1和第二电阻器r2的每个包括电阻存储器膜611和顶部电极609。在以上描述的线释放工艺期间，电阻存储器膜611由介电存储器层113形成。电阻存储器膜611分别耦接至第一晶体管t1的相对侧上的金属源极/位线603。在以上描述的线释放工艺期间，顶部电极609由金属线层111形成。顶部电极609的每个分别耦接至第一电阻器r1和第二电阻器r2的电阻存储器膜611。电阻存储器膜611可以具有至少两个状态(高电阻状态和低电阻状态)，其可以对应于两个逻辑状态，即设置和重置状态。电阻存储器膜611的状态可以通过向电阻存储器膜611
施加电压以及确定流过电阻存储器膜611的电流来确定(例如，确定电阻存储器膜611处于高电阻状态还是低电阻状态以读取由电阻存储器膜611存储的对应位)。在所示的实施例中，第一电阻器r1的电阻存储器膜611耦接至第一晶体管t1的沟道层109的一侧上的金属源极/位线603，并且第二电阻器r2的电阻存储器膜611耦接至第一晶体管t1的沟道层109的另一侧上的金属源极/位线603。因此，第一晶体管t1可以是用于激活第一电阻器r1和第二电阻器r2中的任何一个的读取/写入操作的共享访问晶体管。
57.在图7所示的实施例中，第二堆叠存储器单元613由材料层的第二系列105b形成，并且堆叠在由材料层的第一系列105a形成的第一堆叠存储器单元613上方。在所示的实施例中，第二堆叠存储器单元613的每个包括第二晶体管t2和两个电阻器(例如，第三电阻器r3和第四电阻器r4)。第三电阻器r3的电阻存储器膜611耦接至第二晶体管t2的沟道层109的一侧上的金属源极/位线603，并且第四电阻器r4的电阻存储器膜611耦接至第二晶体管t2的沟道层109的另一侧上的金属源极/位线603。因此，第二晶体管t2可以是用于激活第三电阻器r3和第四电阻器r4中的任何一个的读取/写入操作的共享访问晶体管。在所示的实施例中，栅极介电材料401在源极/位线区域303中将全环绕栅极605与多层堆叠件101的侧壁隔离。此外，栅极隔离插塞601隔离第二堆叠存储器单元613的相邻堆叠件的全环绕栅极605。
58.图8是根据一些实施例的包括与第二3d堆叠存储器阵列600相邻的阶梯接触结构800的第二3d存储器器件850的立体图。特别地，图8示出了根据一些实施例的在第二多层堆叠件101的第二区域117中形成与形成在第二多层堆叠件101的第一区域115内的第二3d堆叠存储器阵列600相邻的阶梯接触结构800。虽然所示实施例旨在在第二多层堆叠件101的第二区域117中形成阶梯接触结构800，但是应该理解并且意识到，在第二多层堆叠件101的与3d堆叠存储器阵列600相邻的第二区域117内可以适当地形成类似设计的阶梯结构。阶梯结构和存储器阵列的所有这样的组合在实施例的范围内。
59.图8还示出了在阶梯接触结构800上方形成第一金属间介电(imd)层803。第一imd层803形成在延伸至第二多层堆叠件101的第二区域117中的栅极沟槽201内并且在阶梯接触结构800的暴露表面上方。此外，图8示出了形成在第一imd层803上方的二极管801、形成在二极管801和全环绕栅极605上方的导电接触件805以及将二极管801和导电接触件805电耦接至阶梯接触结构800的导电层间通孔(tiv)807。
60.根据一些实施例，阶梯接触结构800的与图8中的第一切割线a
‑
a相关联的部分提供至形成在第二3d堆叠存储器阵列600内的晶体管的位线的接触。因此，阶梯接触结构800的与第一切割线a
‑
a相关联的部分在本文中可以称为位线阶梯部分、bl阶梯部分、位线阶梯、bl阶梯等。此外，在所示的实施例中，阶梯接触结构800的与图8中的第二切割线b
‑
b相关联的部分提供至形成在第二3d堆叠存储器阵列600内的晶体管的源极线的接触。因此，阶梯接触结构800的与第二切割线b
‑
b相关联的部分在本文中可以称为源极线阶梯部分、sl阶梯部分、源极线阶梯、sl阶梯等。
61.图9示出了沿图8的第一切割线a
‑
a的阶梯接触结构800的截面图。在所示的实施例中，阶梯接触结构800形成为使得第二多层系列105的每个的金属源极/位线603的部分和顶部电极609的部分暴露。阶梯接触结构800可以通过多个蚀刻工艺来形成，作为实例，其中蚀刻工艺的每个通过使用不同的蚀刻掩模(例如，图案化的光刻胶)以暴露第二3d存储器器件
850的用于去除的不同部分，以及通过蚀刻不同的持续时间以实现不同的蚀刻深度来实施。在阶梯接触结构800的形成的蚀刻期间，第二3d堆叠存储器阵列600可以保持由蚀刻掩模保护。
62.如图9所示，去除第二多层系列105的每个的横向远离第二3d堆叠存储器阵列600的部分以形成阶梯接触结构800。第二多层系列105的去除部分的区域沿远离器件结构103的垂直方向增加。例如，金属源极/位线603和/或顶部电极609在第二多层系列105内越高(离器件结构103越远)，则第二多层系列105内的上面的层的区域去除的越多，以暴露金属源极/位线603和/或顶部电极609的部分。
63.阶梯接触结构800可以通过在形成第二3d堆叠存储器阵列600之后首先在第二多层堆叠件101上方放置光刻胶901来形成。光刻胶901可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。图案化光刻胶901可以在第二区域117中暴露第二多层堆叠件101的部分，同时掩蔽第二多层堆叠件101的剩余部分。一旦已经图案化光刻胶901，可以使用适合于被去除的材料的阶梯蚀刻工艺来去除暴露部分(例如，第一阶梯区域903a)中的第二多层堆叠件101的一个或多个层。阶梯蚀刻工艺可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻、反应离子蚀刻(rie)、中性束蚀刻(nbe)等或它们的组合。蚀刻可以是各向异性的。
64.根据一些实施例，蚀刻可以去除第二多层堆叠件101的一个或多个材料层的在第一阶梯区域903a中暴露的部分，并且可以在位于被去除的一个或多个材料层下面的材料层上停止。在一些实施例中，可以使用递归蚀刻工艺，从而使得图案化光刻胶901以暴露隔离层107的最顶层的第一期望部分(例如，第一阶梯区域903a)，并且然后图案化的光刻胶901在递归蚀刻工艺的步骤中用作掩模以将其图案转移至隔离层107的最顶层中。一旦转移，第二多层堆叠件101的部分暴露，并且隔离层107的最顶层可以在递归蚀刻工艺的另一步骤中用作硬掩模，以将硬掩模的图案转移至第二多层堆叠件101的一个或多个层中。一旦转移，第二多层堆叠件101的下面的层的部分在阶梯接触结构800中暴露。
65.在一些实施例中，第二多层堆叠件101的层可以用作蚀刻停止层，以在递归蚀刻工艺的各个蚀刻步骤期间控制材料的去除。在一些实施例中，蚀刻工艺可以是定时工艺，以在蚀刻工艺期间控制材料的去除。所有这样的蚀刻工艺以及这样的蚀刻工艺的所有这样的组合可以用于形成阶梯接触结构800并且在实施例的范围内。
66.一旦已经暴露第一阶梯区域903a，在阶梯蚀刻工艺中使用光刻胶901作为掩模蚀刻第二多层堆叠件101的位于第一阶梯区域903a中的暴露部分。可以在第一阶梯区域903a中实施一个或多个蚀刻步骤，直至已经暴露期望的层。一旦第二多层堆叠件101的期望的层已经暴露，可以修整光刻胶901以暴露第二多层堆叠件101的位于第二阶梯区域903b中的另一部分，同时掩蔽第二多层堆叠件101的位于第二阶梯区域903b外部的剩余部分。可以通过使用修整的光刻胶作为掩模重复阶梯蚀刻工艺来蚀刻第二多层堆叠件101的位于第二阶梯区域903b中的暴露部分。
67.可以重复光刻胶901的修整和阶梯蚀刻工艺，直至已经暴露期望数量的阶梯接触区域905。在所示的实施例中，八个阶梯接触区域(例如，905a、905b、905c、905d、905e、905f、905g和905h)暴露，其中光刻胶901的最后修整暴露第八阶梯接触区域905h。但是，可以基于3d存储器器件的期望结构来形成更多或更少的阶梯接触区域905。例如，在包括较少数量的
金属源极/位线603和/或顶部电极609(例如，四个)的第二多层堆叠件101中，可以形成较少的阶梯接触区域905(例如，四个)。作为另一实例，在包括更多数量的金属源极/位线603和/或顶部电极609(例如，九个、十个、十一个、十二个
…
等)的第二多层堆叠件101中，可以形成更多的阶梯接触区域905(例如，九个、十个、十一个、十二个
…
等)。阶梯接触结构800可以形成有任何合适数量的阶梯接触区域905。
68.继续图10a，一旦已经形成阶梯接触结构800，在阶梯接触结构800上方形成第一imd层803。在一些实施例中，在形成第一imd层803之前，将阶梯接触结构800分成位线阶梯部分和源极线阶梯部分，如图7所示。在这样的实施例中，第一imd层803填充阶梯沟槽并且将位线阶梯部分与源极线阶梯部分隔离。
69.根据一些实施例，第一imd层803使用例如氧化硅、氮化硅等来形成，并且通过诸如cvd、pvd、ald等的合适方法来形成。一旦形成，根据一些实施例，然后第一imd层803利用第二多层堆叠件101的第一区域115中的隔离层107、栅极介电材料401、栅极隔离插塞601和全环绕栅极605的共面表面来平坦化。第一imd层803可以使用诸如化学机械平坦化(cmp)的工艺来平坦化。可以在平坦化第一imd层803之前使用例如灰化工艺去除光刻胶901。在一些实施例中，可以在平坦化第一imd层803期间使用cmp工艺、灰化工艺、它们的组合等来去除光刻胶901。
70.图10a还示出了根据一些实施例的穿过阶梯接触结构800的位线阶梯部分形成导电tiv 807。在所示的实施例中，导电tiv 807形成在顶部电极609的阶梯接触区域905(例如，905a、905d、905e和905h，如图9所示)上方。根据一些实施例，导电tiv 807也形成为穿过第一imd层803。图10a所示的导电tiv 807提供至第二3d堆叠存储器阵列600的位线阶梯结构的顶部电极609的外部连接。
71.在导电tiv 807是导电柱(例如，钨、铜、铝、钛、合金、它们的组合等)的实施例中，导电tiv 807可以通过首先在第二多层堆叠件101的第一区域115和第二区域117上方形成第一imd层803来形成。一旦形成，第一imd层803使用合适的光刻和蚀刻工艺来图案化，以形成穿过第一imd层803的开口，并且在导电tiv 807的期望位置中暴露阶梯接触区域905的区域。一旦已经形成开口，可以使用合适的沉积工艺(例如，化学汽相沉积(cvd)、物理汽相沉积(pvd)等)利用导电填充材料(例如，w、al、cu等)填充和/或过填充开口。一旦沉积，可以实施平坦化工艺以平坦化导电tiv 807的顶面以与第一imd层803的表面共面。
72.图10a还示出了根据一些实施例的由第一导电类型氧化物半导体层1001和第二导电类型氧化物半导体层1003形成二极管801。二极管801可以通过首先在第一imd层803和导电tiv 807的共面表面上方沉积第一导电类型氧化物半导体层1001的块状层至期望的厚度来形成。可以用于第一导电类型氧化物半导体层1001的合适的氧化物材料包括诸如氧化锌(zno)、氧化铟镓锌(igzo)、氧化铟钨(iwo)、氧化铟锡(ito)、氧化铟镓锌锡(igzto)等的材料，并且可以使用例如化学汽相沉积(cvd)、原子层沉积(ald)、物理汽相沉积(pvd)等来形成。第一导电类型氧化物半导体层1001可以使用任何合适的掺杂工艺(例如，外延生长期间的原位、沉积之后的注入、它们的组合等)来掺杂以具有第一导电类型(例如，p型、n型、p

型等)。在第一导电类型是p型的实施例中，第一导电类型氧化物半导体层1001可以使用诸如氢化硼的掺杂剂(例如，乙硼烷b2h6)来掺杂。但是，任何合适的材料、沉积工艺、掺杂剂和/或掺杂工艺可以用于形成第一导电类型氧化物半导体层1001。在第一导电类型是n型的实施
例中，第一导电类型氧化物半导体层1001可以使用诸如膦(ph3)的掺杂剂来掺杂。但是，任何合适的材料、沉积工艺、掺杂剂和/或掺杂工艺可以用于形成第一导电类型氧化物半导体层1001。
73.一旦沉积，使用例如cmp平坦化第一导电类型氧化物半导体层1001。因此，第一导电类型氧化物半导体层1001形成在导电tiv 807上方并且通过第一imd层803至位线阶梯结构的顶部电极609电耦接至导电tiv 807。
74.第二导电类型氧化物半导体层1003可以通过在第一导电类型氧化物半导体层1001上方沉积第二氧化物半导体材料的块状层至期望的厚度来形成。第二导电类型氧化物半导体层1003可以使用适合于形成第一导电类型氧化物半导体层1001的任何氧化物材料和工艺来形成。第二氧化物半导体材料可以使用与第一氧化物半导体材料相同的氧化物材料来形成，但是也可以使用不同的氧化物材料。但是，第二氧化物半导体材料形成为与第一导电类型氧化物半导体层1001的材料相反掺杂。例如，在使用p型或p

型掺杂剂掺杂第一导电类型氧化物半导体层1001的实施例中，将第二导电类型氧化物半导体层1003掺杂为具有第二导电类型(例如，n型)。在使用n型掺杂剂掺杂第一导电类型氧化物半导体层1001的其它实施例中，将第二导电类型氧化物半导体层1003掺杂为具有第二导电类型(例如，p型或p

型)。一旦沉积，使用例如cmp平坦化第二导电类型氧化物半导体层1003。因此，第二导电类型氧化物半导体层1003形成在第一导电类型氧化物半导体层1001上方并且电耦接至第一导电类型氧化物半导体层1001。
75.一旦形成，然后第一导电类型氧化物半导体层1001和第二导电类型氧化物半导体层1003使用合适的光刻和蚀刻工艺来图案化，以形成二极管801。二极管801形成在位线阶梯接触结构的导电tiv 807上方的期望位置处。因此，二极管801的形成与后段制程(beol)工艺兼容。
76.图10a还示出了根据一些实施例的形成用于与二极管801外部连接的第一组导电接触件805。导电接触件805可以通过首先在第一imd层803和二极管801的表面上方沉积第二imd层1005来形成。在一些实施例中，第二imd层1005也可以形成在第二多层堆叠件101的第一区域115中的隔离层107、栅极介电材料401、栅极隔离插塞601和全环绕栅极605的共面表面上方。在进一步处理第二多层堆叠件101中的阶梯接触结构800期间，第二imd层1005可以用作第一区域115中的保护层。在其它实施例中，在形成第二imd层1005之前，在第一区域115上方形成不同的保护层(未示出)。第二imd层1005可以使用适合于形成第一imd层803的任何材料和工艺来形成。一旦形成，第二imd层1005使用合适的光刻和蚀刻工艺来图案化，以在导电接触件805的期望位置中形成穿过第二imd层1005的开口。因此，二极管801通过第二imd层1005中的开口暴露。
77.图10a还示出了根据一些实施例的形成用于与二极管801连接的导电接触件805。在一些实施例中，可选的硅化工艺使用诸如钛、镍、钴或铒的适当材料，以减小导电接触件805的肖特基势垒高度。但是，诸如铂、钯等的其它金属也可以用于可选的硅化工艺。在一些实施例中，可选的硅化工艺使用在开口中以及二极管801的暴露区域上方的适当的金属层的毯式沉积来实施。毯式沉积随后是退火步骤，该退火步骤使金属层与二极管801的下面的暴露的第二氧化物半导体材料(例如，zno)反应。然后去除未反应的金属，诸如利用选择性蚀刻工艺。在其它实施例中，省略可选的硅化工艺。
78.导电接触件805可以通过在开口中以及二极管801的暴露区域上方或者可选的硅化物接触件(如果存在)上方沉积导电材料(诸如w、al、cu、co、ti、ta、ru、tin、tial、tialn、tan、tac、nisi、cosi、这些的组合等)来形成。导电材料可以使用诸如溅射、化学汽相沉积、电镀、化学镀等的工艺来沉积，以填充和/或过填充开口。一旦填充或过填充，可以使用诸如化学机械抛光(cmp)的平坦化工艺去除沉积在开口外部的任何导电材料。但是，可以利用任何合适的沉积工艺和平坦化工艺。
79.一旦第一组导电接触件805已经形成至二极管801，可以在导电接触件805上方形成位线1007。图10a也将第一组导电接触件805指定为与第一访问晶体管t1相关联的第一位线bl1和第二位线bl2以及与第二3d堆叠存储器阵列600的第二访问晶体管t2相关联的第三位线bl3和第四位线bl4。导电接触件805在第二3d堆叠存储器阵列600的位线1007和下面的有源器件和/或器件结构103中的信号线、电源线和接地线之间形成外部连接。
80.转至图10b，该图示出了根据一些实施例的通过阶梯接触结构800的源极线阶梯部分形成第二组导电tiv 807。第二组导电tiv 807提供至与第二3d堆叠存储器阵列600相关联的源极线阶梯结构中的金属源极/位线603的外部连接。在所示的实施例中，第二组导电tiv 807形成在金属源极/位线603的位于源极线阶梯部分中的阶梯接触区域905(例如，905b、905c、905f和905g，如图8所示)上方。第二组导电tiv 807可以使用用于在以上讨论的位线阶梯部分中形成第一组导电tiv 807的任何材料和工艺来形成。第二组导电tiv 807可以在用于形成第一组导电tiv 807的工艺期间形成，但是它们也可以在不同的工艺步骤中形成。
81.图10b还示出了根据一些实施例的用于连接至第二组导电tiv 807的第二组导电接触件805的形成。第二组导电接触件805可以通过首先形成穿过第二imd层1005的开口并且在第二组导电接触件805的期望位置中暴露第二组导电tiv 807来形成。用于第二组导电接触件805的开口可以在形成用于第一组导电接触件805的开口的工艺期间形成。第二组导电接触件805可以使用适合于形成第一组导电接触件805的任何材料和工艺来形成。第二组导电接触件805通过在开口中以及第二组导电tiv 807的暴露区域上方或可选的硅化物接触件(如果存在)上方沉积并且平坦化导电材料来形成。但是，可以利用任何合适的沉积工艺和平坦化工艺。
82.一旦第二组导电接触件805已经形成至阶梯接触结构800的源极线部分中的导电tiv 807，可以在导电接触件805上方形成源极线1009。图10b还将源极线1009的每个指定为与第一访问晶体管t1相关联的第一源极线sl1和第二源极线sl2以及与第二3d堆叠存储器阵列600中的第二访问晶体管t2相关联的第三源极线sl3和第四源极线sl4。第二组导电接触件805形成第二3d堆叠存储器阵列600的源极线1009和下面的有源器件和/或器件结构103中的信号线、电源线和接地线之间的外部连接。
83.此外，第三组导电接触件805也可以形成至全环绕栅极605(图8所示)。在第二imd层1005形成在第一区域115上方的实施例中，可以在第一区域115中形成用于第三组导电接触件805的开口，并且在形成至导电tiv 807的第二组导电接触件805和/或至二极管801的第一组导电接触件805的工艺期间，第三组导电接触件805可以形成至全环绕栅极605。因此，第三组导电接触件805可以使用用于形成其它组导电接触件805相同的材料和技术。但是，第三组导电接触件805也可以在与用于形成其它组导电接触件805的那些不同的处理步
骤中形成，并且可以使用与用于形成其它导电接触件805的那些不同的材料和/或技术来形成。在一些实施例中，第三组导电接触件805可以使用适合于将第三组导电接触件805形成至全环绕栅极605的材料和/或技术来形成。一旦第三组导电接触件805已经形成至第二3d堆叠存储器阵列600的全环绕栅极605，可以使用适合于形成源极线1009和/或位线1007的任何材料和工艺在第三组导电接触件805上方形成字线1101(图11所示)。第三组导电接触件805在第二3d堆叠存储器阵列600的字线1101和下面的有源器件和/或半导体管芯中的信号线、电源线和接地线之间提供外部连接。
84.可以在导电接触件805、源极线1009、位线1007和/或字线1101上方形成更多的层间介电层(未单独示出)和其它导电部件(也未单独示出)，以提供至第二3d存储器器件850的更多的外部连接。更多的导电部件的实例包括但不限于导电通孔、接触插塞、再分布层、接触迹线、集成无源器件、凸块下金属化层、集成扇出器件、中介层和外部接触件。但是，可以利用任何合适的介电层和/或导电部件，并且所有这样的部件完全旨在包括在实施例的范围内。
85.现在转至图11，该图是根据一些实施例的第二3d堆叠存储器阵列600和相邻阶梯接触结构800中的第二堆叠存储器单元613(例如，1t2r)的二维图。虽然在二维图中示出了第二堆叠存储器单元613的组件，但是应该理解，第一源极线sl1、第二源极线sl2、字线wl、第一位线bl1和第二位线bl2可以位于穿过图8的第二3d存储器器件850的不同截面中。
86.继续图11，在第二堆叠存储器单元613的这样的实施例中，二极管801形成为在导电tiv 807的与顶部电极609相对的端处与第一imd层803相邻。二极管801嵌入在第二imd层1005内，并且导电接触件805电耦接至二极管801，用于外部位线连接(例如，bl1、bl2)至第二堆叠存储器单元。根据一些实施例，二极管801形成为p
‑
n型二极管，其中二极管801的p型材料面向导电tiv 807，并且n型材料面向导电接触件805。在其它实施例中，二极管801可以形成为具有相反取向，从而使得二极管801的n型材料面向导电tiv 807，并且p型材料面向导电接触件805。字线1101电耦接至全环绕栅极605，该全环绕栅极605分别通过第一源极线sl1和第二源极线sl2与第一电阻器r1和第二电阻器r2之间的沟道层109提供共享访问。
87.图12是根据一些实施例的存储器电路1200的与图11中所示的第二堆叠存储器单元613(例如，1t2r)等效的电路图。图12还示出了根据一些实施例的在对第一电阻器r1的写入操作期间通过存储器电路1200的电流1201。在写入操作期间，写入电压v
w
可以放置在存储器电路1200的第一位线bl1上，参考电压(例如，接地(0v))可以放置在第二位线bl2上，并且字线电压v
wl
放置在字线wl上以激活第二晶体管t2。因此，电流1201通过第二晶体管t2流向源极线sl，源极线sl根据放置在第一位线bl1上的写入电压v
w
来设置第一电阻器r1的电阻。图12还示出了由于写入电压v
w
对于第二二极管d2反向偏置，防止了泄漏电流1203流过第二位线bl2。因此，在对第一电阻器r1的写入操作期间避免了对第二电阻器r2的写入干扰条件，这为第二3d存储器器件850提供了高度稳健的存储器单元。
88.在对第二电阻器r2的写入操作期间，写入电压v
w
放置在第二位线bl2上，并且参考电压(例如，0v)放置在第一位线bl1上。响应于字线电压v
wl
放置在字线wl上以激活第二晶体管t2，电流1201通过第二晶体管t2流向源极线sl，源极线sl根据写入电压v
w
设置第二电阻器r2的电阻。由于写入电压v
w
对于第一二极管d1反向偏置，在对第二电阻器r2的写入操作期间，防止了泄漏电流1203通过第一位线bl1。因此，在对第二电阻器r2的写入操作期间也
避免了对第一电阻器r1的写入干扰条件，这为第二3d存储器器件850提供了高度稳健的存储器单元。
89.图13示出了根据一些实施例的互连结构1300的截面图，该互连结构1300包括用于将第二3d存储器器件850的位线1007、源极线1009和/或字线1101中的一个或多个电耦接至器件结构103的第一器件区域1301的导电通孔1180。在一些实施例中，第一器件区域1301与阶梯接触结构800相邻，并且包括有源器件和/或第一功能半导体管芯的信号线、电源线和接地线。第一器件区域1301可以包括嵌入式逻辑器件，诸如中央处理单元(cpu)、信号处理器、输入/输出端口、系统存储器和/或辅助存储器件。
90.根据一些实施例，器件结构103包括衬底50，诸如块状半导体、绝缘体上半导体(soi)衬底等，其可以是掺杂的(例如，利用p型掺杂剂或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，soi衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(box)层、氧化硅层等。在通常为硅衬底或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。
91.图13还示出了可以形成在衬底50上方以形成嵌入在器件结构103内的电路的电路。电路包括位于衬底50的顶面处的有源器件(例如，晶体管)。晶体管可以包括位于衬底50的顶面上方的栅极介电层202和位于栅极介电层202上方的栅电极204。源极/漏极区域206设置在栅极介电层202和栅电极204的相对侧上的衬底50中。沿栅极介电层202的侧壁形成将源极/漏极区域206与栅电极204分隔开适当横向距离的栅极间隔件208。在一些实施例中，晶体管可以是平面场效应晶体管(fet)、鳍式场效应晶体管(finfet)、纳米场效应晶体管(nanofet)等。
92.第一ild层210围绕并且隔离源极/漏极区域206、栅极介电层202和栅电极204，并且第二ild层212位于第一ild层210上方。源极/漏极接触件214延伸穿过第二ild层212和第一ild层210，并且电耦接至源极/漏极区域206，并且栅极接触件216延伸穿过第二ild层212，并且电耦接至栅电极204。互连结构220(包括一个或多个堆叠的介电层224和形成在一个或多个堆叠的介电层224中的导电部件222)位于第二ild层212、源极/漏极接触件214和栅极接触件216上方。虽然图12示出了堆叠的介电层224中的两个，但是应该理解，互连结构220可以包括其中设置有导电部件222的任何数量的堆叠的介电层224。互连结构220可以电连接至栅极接触件216和源极/漏极接触件214以形成功能电路。在一些实施例中，由互连结构220形成的功能电路可以包括逻辑电路、存储器电路、读出放大器、控制器、输入/输出电路、图像传感器电路等或它们的组合。虽然图12讨论了形成在衬底50上方的晶体管，但是其它有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)也可以形成为功能电路的一部分。
93.通过首先在器件结构103上方形成第一imd层803并且在第一imd层803上方形成第二imd层1005来在器件结构103上方形成互连结构1300，如以上所讨论。一旦已经形成第一imd层803、第二imd层1005和(如果提供)互连结构220的最顶部介电层，合适的光刻和蚀刻工艺可以用于在导电通孔1180的期望位置中形成穿过这些ild层的开口。因此，导电部件
222的接触区域通过开口暴露。
94.例如，导电通孔1180可以延伸穿过第二imd层1005、第一imd层803和/或堆叠的介电层224，以将位线1007、源极线1009和/或字线1101电连接至互连结构220的下面的电路和衬底50上的有源器件。在一些实施例中，除互连结构220之外或代替互连结构220，可以通过形成在第二3d堆叠存储器阵列600上方的互连结构来提供至和来自存储器阵列的布线和/或电源线。因此，第二3d存储器器件850可以完成。
95.在导电接触件805是导电柱(例如，钨、铜、铝、钛、合金、它们的组合等)的实施例中，导电接触件805可以通过首先在第二多层堆叠件101的第一区域115和第二区域117上方形成第一imd层803来形成。一旦形成，第一imd层803使用合适的光刻和蚀刻工艺来图案化，以形成穿过层间介电层的开口，并且在导电接触件805的期望位置中暴露字线1101和/或阶梯接触区域905的区域。一旦已经形成开口，可以使用合适的沉积工艺(例如，化学汽相沉积(cvd)、物理汽相沉积(pvd)等)利用导电填充材料(例如，w、al、cu等)填充和/或过填充开口。一旦已经沉积导电接触件805，可以实施平坦化工艺以平坦化导电接触件805的顶面以与层间介电层的表面共面。根据一些实施例，一旦已经形成了导电接触件805，层间介电层(未示出)可以保留以允许进一步处理第二3d堆叠存储器阵列600。
96.现在转至图14a，该图示出了根据一些其它实施例的第三3d存储器器件1450。第三3d存储器器件1450类似于第二3d存储器器件850(图8所示)，除了二极管801形成为与第一电阻器r1和第二电阻器r2的顶部电极609相邻而不是形成在第一imd层803上方。根据一些实施例，第三3d存储器器件1450可以使用后金属间介电(imd)层工艺来形成。
97.图14b示出了穿过图14a的阶梯接触结构800的切割线a
‑
a的截面图。图14b类似于图10a，除了二极管801设置为与顶部电极609相邻而不是设置在第一imd层803和二极管801上方的导电tiv 807上方。阶梯接触结构800可以使用以上关于图9所述的材料和工艺来形成。根据一些实施例，一旦已经形成阶梯接触结构800，二极管801可以通过首先在第三3d存储器器件1450的第一区域115和第二区域117上方放置掩模(例如，光刻胶)来形成。掩模(未示出)可以使用用于形成以上描述的光刻胶901的任何材料和工艺来形成并且图案化。一旦形成，图案化掩模以在二极管801的期望位置中形成穿过掩模的开口，从而使得顶部电极609通过掩模中的开口暴露。
98.一旦已经形成开口，使用选择性生长工艺在开口内和顶部电极609上方沉积第一导电类型氧化物半导体层1001。根据一些实施例，选择性生长工艺可以是自底向上的工艺，该工艺用于在开口的底部处基本不沿开口的侧壁形成第一导电类型氧化物半导体层1001。选择性生长工艺可以是定时工艺，从而使得第一导电类型氧化物半导体层1001在顶部电极609上方形成至期望的厚度。
99.此外，第一导电类型氧化物半导体层1001可以使用适合于形成以上描述的第一导电类型氧化物半导体层1001的块状层的任何材料来形成。第一导电类型氧化物半导体层1001可以使用上述任何掺杂工艺(例如，在外延生长期间原位)来掺杂，以具有第一导电类型(例如，p型)。但是，任何合适的材料、沉积工艺和/或掺杂工艺可以用于形成第一导电类型氧化物半导体层1001。根据一些实施例，可以使用例如可选的蚀刻工艺来平坦化第一导电类型氧化物半导体层1001和/或将厚度减小至期望的高度。因此，第一导电类型氧化物半导体层1001形成在阶梯接触结构800的位线部分的顶部电极609上方并且电耦接至阶梯接
触结构800的位线部分的顶部电极609。
100.第二导电类型氧化物半导体层1003可以使用选择性生长工艺在第一导电类型氧化物半导体层1001上方的开口内形成至期望的厚度。根据一些实施例，选择性生长工艺可以是自底向上的工艺，该工艺用于在第一导电类型氧化物半导体层1001上方的开口的底部处基本不沿开口的侧壁形成第二导电类型氧化物半导体层1003。选择性生长工艺可以是定时工艺，从而使得第二导电类型氧化物半导体层1003在第一导电类型氧化物半导体层1001上方形成至期望的厚度。
101.此外，第二导电类型氧化物半导体层1003可以使用适合于形成以上描述的第二导电类型氧化物半导体层1003的块状层的任何材料来形成。第二导电类型氧化物半导体层1003可以使用上述任何掺杂工艺(例如，在外延生长工艺期间原位)来掺杂，以具有与第一导电类型(例如，p型)相反掺杂的第二导电类型(例如，n型)。但是，任何合适的材料、沉积工艺和/或掺杂工艺可以用于形成第二导电类型氧化物半导体层1003。在一些实施例中，可以使用例如可选的蚀刻工艺来平坦化第二导电类型氧化物半导体层1003和/或将厚度减小至期望的高度。因此，包括第一导电类型氧化物半导体层1001和第二导电类型氧化物半导体层1003的二极管801形成在阶梯接触结构800的位线部分中的顶部电极609上方并且电耦接至阶梯接触结构800的位线部分中的顶部电极609。一旦已经形成二极管801，可以使用合适的去除工艺(例如，灰化)去除掩模。
102.在去除掩模的情况下，二极管801和阶梯接触结构800的未由二极管801覆盖的表面暴露。因此，可以使用上述任何合适的材料和工艺在阶梯接触结构800和二极管801上方形成第一imd层803。此外，可以通过首先形成穿过第一imd层803的开口来形成穿过第一imd层803至二极管801的导电tiv 807。一旦已经形成穿过第一imd层803的开口，二极管801在开口的底部处暴露。然后，导电tiv 807使用上述任何材料和工艺形成至二极管801。一旦形成，利用第一imd层803的表面平坦化导电tiv 807。
103.此外，第二imd层1005形成在第一imd层803和/或隔离层107的平坦表面上方并且导电接触件805穿过第二imd层1005向下形成至导电tiv807，如以上所描述。此外，导电tiv 807穿过第一imd层803形成至金属源极/位线603，并且导电接触件805形成在阶梯接触结构800的源极线结构部分中的导电tiv 807上方，如以上所描述。此外，导电接触件805形成在第二3d堆叠存储器阵列600的全环绕栅极605上方，如以上所描述。
104.一旦已经形成导电接触件805，在导电接触件805上方形成位线1007，用于外部连接至阶梯形接触结构800中的二极管801。此外，在导电接触件805上方形成源极线1009，用于外部连接至阶梯接触结构800中的金属源极/位线603。此外，在导电接触件805上方形成字线1101，用于外部连接至第二3d堆叠存储器阵列600的全环绕栅极605，如以上所描述。根据一些实施例，位线1007、源极线1009和字线1101将第三3d存储器器件1450电耦接至第一器件区域1301中的互连结构1300。如以上所描述，互连结构1300将位线1007、源极线1009和/或字线1101中的一个或多个电耦接至第一功能半导体管芯(例如，嵌入式逻辑器件、中央处理单元(cpu)、信号处理器、输入/输出端口、系统存储器和/或辅助存储器件)的一个或多个有源器件和/或信号线、电源线和接地线。
105.现在转至图15，该图是根据一些实施例的第三3d存储器器件1450中的第二堆叠存储器单元613(例如，1t2r)和相邻的阶梯接触结构800的二维图。虽然在二维图中示出了第
二堆叠存储器单元613的组件，但是应该理解，第一源极线sl1、第二源极线sl2、字线wl、第一位线bl1和第二位线bl2可以位于穿过图14a的第三3d存储器器件1450的不同截面中。
106.继续图15，该图类似于图11，除了二极管801形成为与顶部电极609相邻而不是形成在第一imd层803的顶部上并且导电tiv 807形成在二极管801上方。二极管801嵌入在第二imd层1005内，并且导电接触件805电耦接至导电tiv 807，用于外部位线连接(例如，bl1、bl2)至第二堆叠存储器单元。根据一些实施例，二极管801形成为p
‑
n型二极管，其中二极管801的p型材料面向顶部电极609，并且n型材料面向导电tiv 807。在其它实施例中，二极管801可以形成为具有相反取向，从而使得二极管801的n型材料面向顶部电极609，并且二极管801的p型材料面向导电tiv 807。字线1101电耦接至全环绕栅极605，该全环绕栅极605分别通过第一源极线sl1和第二源极线sl2与第一电阻器r1和第二电阻器r2之间的沟道层109提供共享访问。
107.现在转至图16，该图示出了根据一些其它实施例的通过使用先imd层工艺形成的第三3d存储器器件1450的阶梯接触结构800的切割线a
‑
a的截面图。图16所示的阶梯接触结构800的形成类似于图14b所示的阶梯接触结构800的形成，除了在顶部电极609上方形成二极管801之前形成第一imd层803。
108.根据一些实施例，阶梯接触结构800可以使用以上关于图9所述的材料和工艺来形成。一旦已经形成阶梯接触结构800，可以使用上述任何合适的材料和工艺在阶梯接触结构800上方形成第一imd层803。二极管801可以通过首先将掩模(例如，光刻胶)放置在第三3d存储器器件1450的第一区域115和第二区域117上方来形成，如以上所描述。可以使用用于形成以上描述的光刻胶901的任何材料和工艺来形成并且图案化掩模(未示出)。一旦形成，图案化掩模以在二极管801的期望位置中形成穿过掩模的开口，从而使得第一imd层803通过掩模中的开口暴露。然后掩模用于形成穿过第一imd层803的开口，从而在开口的底部处暴露顶部电极609。
109.一旦顶部电极609在开口的底部处暴露，通过在开口内和顶部电极609上方沉积第一导电类型氧化物半导体层1001和第二导电类型氧化物半导体层1003，可以在开口的底部处形成二极管801。可以使用选择性生长工艺(例如，自底向上沉积)在开口的底部处基本不沿开口的侧壁形成第一导电类型氧化物半导体层1001和第二导电类型氧化物半导体层1003。选择性生长工艺也可以是定时工艺，从而使得第一导电类型氧化物半导体层1001和第二导电类型氧化物半导体层1003在顶部电极609上方形成至二极管801的期望厚度。此外，第一导电类型氧化物半导体层1001和第二导电类型氧化物半导体层1003的每个是相反掺杂的(例如，在外延生长期间原位)，如以上所讨论。例如，第一导电类型氧化物半导体层1001可以掺杂第一导电类型(例如，p型)，并且第二导电类型氧化物半导体层1003可以掺杂第二导电类型(例如，n型)。
110.一旦已经形成二极管801，在二极管801上方沉积介电填充材料1601以填充和/或过填充开口。介电填充材料1601可以使用适合于形成第一imd层803的任何材料和工艺来形成。根据一些实施例，用于形成介电填充材料1601的材料与用于形成第一imd层803的材料相同。在其它实施例中，用于形成介电填充材料1601的材料与用于形成第一imd层803的材料不同。一旦形成，可以利用第二imd层1005平坦化(例如，cmp)介电填充材料1601，以去除开口外部的任何过量的介电填充材料1601。
111.导电tiv 807可以通过首先形成穿过介电填充材料1601的开口来形成，从而在开口的底部处暴露二极管801。可以使用适合于在如上所述的第一imd层803中形成用于导电tiv 807的开口的任何材料和工艺来形成穿过介电填充材料1601的开口。
112.一旦已经形成穿过介电填充材料1601的开口，然后使用上述任何材料和工艺将导电tiv 807形成至二极管801。一旦形成，利用第一imd层803和介电填充材料1601的表面平坦化导电tiv 807。此外，可以如以上所描述形成第二imd层1005。导电接触件805可以形成为穿过第二imd层1005并且电连接至导电tiv 807，如以上所描述。根据一些实施例，位线1007形成至导电接触件805，并且将二极管中的一个或多个电耦接至第一器件区域1301中的互连结构1300。
113.此外，可以通过首先形成穿过第一imd层803的开口，通过开口暴露金属源极/位线603，在阶梯接触结构800的源极线结构部分中形成导电tiv 807。一旦形成，可以如以上所描述形成导电tiv 807、第二imd层1005、导电接触件805、源极线1009和字线1101。
114.现在参考图17，该图是根据一些实施例的第三3d存储器器件1450中的第二堆叠存储器单元613(例如，1t2r)和相邻阶梯接触结构800的二维图。虽然在二维图中示出了第二堆叠存储器单元613的组件，但是应该理解，第一源极线sl1、第二源极线sl2、字线wl、第一位线bl1和第二位线bl2可以位于穿过图14a的第三3d存储器器件1450的不同截面中。
115.继续图17，该图类似于图15，除了介电填充材料1601围绕设置在二极管801上方的导电tiv 807。二极管801、介电填充材料1601和剩余的导电tiv 807嵌入在第二imd层1005内，并且导电接触件805电耦接至导电tiv 807，用于外部位线连接(例如，bl1、bl2)至第二堆叠存储器单元613。根据一些实施例，二极管801形成为p
‑
n型二极管，其中二极管801的p型材料面向顶部电极609，并且n型材料面向导电tiv 807。在其它实施例中，二极管801可以形成为具有相反取向，从而使得二极管801的n型材料面向顶部电极609，并且p型材料面向导电tiv 807。字线1101电耦接至全环绕栅极605，该全环绕栅极605通过第一源极线sl1和第一电阻器r1之间以及第二源极线sl2和第二电阻器r2之间的沟道层109提供共享访问。
116.本发明的实施例具有一些有利特征。形成包括多个堆叠存储器单元(例如，1t2r存储器单元)的3维(3d)存储器阵列(例如，rram存储器阵列)，并且其包括在存储器单元的第一电阻器上方形成第一二极管以及在存储器单元的第二电阻器上方形成第二二极管。因此，第一二极管和第二二极管在本文中可以称为beol兼容二极管。此外，对应于每个存储器单元的源极线和位线形成在相同层中，这允许减小在制造工艺中使用的多层堆叠件的高度和高宽比。所得3d存储器阵列也可以具有减小的高度和/或增加的器件密度。因此，所得3d存储器阵列的存储器密度可以是相同芯片尺寸的存储器阵列的存储器密度的两倍。此外，本发明的实施例提供了存储器单元(例如，1t2r)，其防止了在对存储器单元的目标电阻的写入操作期间的写入干扰问题。例如，在对存储器单元的目标电阻器的写入操作期间，由于附接至非目标电阻器的二极管的反向偏置，防止了泄漏电流流过存储器单元的非目标电阻器的位线。
117.根据实施例，存储器器件包括：电阻存储器阵列，包括第一电阻存储器单元；阶梯接触结构，与电阻存储器阵列相邻；金属间介电层，位于阶梯接触结构上方；第一二极管和第二二极管，位于金属间介电层上方；第一导电通孔，将第一二极管电耦接至第一电阻存储器单元的第一电阻器；以及第二导电通孔，将第二二极管电耦接至第一电阻存储器单元的
第二电阻器。在存储器器件的实施例中，第一导电通孔连接至第一电阻器的第一顶部电极，并且第二导电通孔连接至第二电阻器的第二顶部电极。在存储器器件的实施例中，第一位线电耦接至第一电阻器，并且第二位线电耦接至第二电阻器，其中，第一位线和第二位线至少部分设置在第一电阻存储器单元中。在存储器器件的实施例中，第一位线连接至第一电阻器的第一电阻存储器膜，并且第二位线连接至第二电阻器的第二电阻存储器膜。在存储器器件的实施例中，第一电阻存储器单元包括第一晶体管，存储器器件还包括：第三导电通孔，连接至第一源极线，第一源极线电耦接至第一晶体管；以及第四导电通孔，连接至第二源极线，第二源极线电耦接至第一晶体管。在存储器器件的实施例中，第一晶体管包括围绕第一晶体管的沟道区域的栅极电介质和全环绕栅极，其中，第一晶体管的沟道区域将第一源极线与第二源极线分隔开并且将第一位线与第二位线分隔开。在实施例中，存储器器件，还包括：第二电阻存储器单元，位于第一电阻存储器单元上方；第三二极管和第四二极管，位于金属间介电层上方；第五导电通孔，将第三二极管电耦接至第二电阻存储器单元的第三电阻器；以及第六导电通孔，将第四二极管电耦接至第二电阻存储器单元的第四电阻器。
118.在另一实施例中，存储器器件包括：第一存储器单元，包括第一晶体管、第一电阻器和第二电阻器，其中，第一电阻器耦接至第一位线，并且第二电阻器耦接至第二位线；第一二极管，连接至第一电阻器的第一电极；第二二极管，连接至第二电阻器的第二电极，第一电阻器的第一电极位于第二电阻器的第二电极上方；第一导电通孔，连接至第一二极管；第二导电通孔，连接至第二二极管；以及金属间介电层，其中，第一二极管、第二二极管、第一导电通孔和第二导电通孔嵌入在金属间介电层中。在存储器器件的实施例中，第一二极管包括与第一电阻器的第一电极相邻的第一导电类型半导体氧化物层。在存储器器件的实施例中，第一二极管包括与第一导电类型半导体氧化物层相邻的第二导电类型半导体氧化物层。在存储器器件的实施例中，第一导电类型半导体氧化物层是p型，并且第二导电类型半导体氧化物层是n型。在实施例中，存储器器件还包括：第三导电通孔，连接至第一源极线；以及第四导电通孔，连接至第二源极线，第三导电通孔和第四导电通孔嵌入在金属间介电层中。在存储器器件的实施例中，第一晶体管包括围绕第一晶体管的第一沟道区域的全环绕栅极。在实施例中，存储器器件还包括：第二存储器单元，位于第一存储器单元上方，第二存储器单元包括第二晶体管、第三电阻器和第四电阻器，其中，第三电阻器耦接至第三位线，并且第四电阻器耦接至第四位线；第三二极管，连接至第三电阻器的第三电极；第四二极管，连接至第四电阻器的第四电极，第三电阻器的第三电极位于第四电阻器的第四电极上方；第五导电通孔，连接至第三二极管；以及第六导电通孔，连接至第四二极管，其中，第三二极管、第四二极管、第五导电通孔和第六导电通孔嵌入在金属间介电层中。在存储器器件的实施例中，全环绕栅极围绕第二晶体管的第二沟道区域。
119.在又一实施例中，方法包括：在材料的多层堆叠件的第一区域中形成电阻存储器阵列，电阻存储器阵列包括第一存储器单元；通过形成与电阻存储器阵列相邻的阶梯接触结构来暴露第一存储器单元的第一电阻器和第二电阻器；在阶梯接触结构上方形成第一二极管，第一二极管电耦接至第一电阻器；以及在阶梯接触结构上方形成第二二极管，第二二极管电耦接至第二电阻器。在实施例中，方法还包括：在阶梯接触结构上方形成金属间介电层；形成穿过金属间介电层至第一电阻器的第一接触通孔；以及形成穿过金属间介电层至第二电阻器的第二接触通孔，其中，形成第一二极管和第二二极管包括：在金属间介电层上
方沉积第一导电类型半导体氧化物层；在第一导电类型半导体氧化物层上方沉积第二导电类型半导体氧化物层；以及通过图案化第一导电类型半导体氧化物层和第二导电类型半导体氧化物层来形成连接至第一接触通孔的第一二极管以及形成连接至第二接触通孔的第二二极管。在方法的实施例中，形成第一二极管包括形成与第一电阻器直接接触的第一二极管，形成第二二极管包括形成与第二电阻器直接接触的第二二极管，并且其中，方法还包括：在第一二极管、第二二极管和阶梯接触结构上方形成金属间介电层；形成穿过金属间介电层至第一二极管的第一接触通孔；以及形成穿过金属间介电层至第二二极管的第二接触通孔。在实施例中，方法还包括：在阶梯接触结构上方形成金属间介电层；通过在金属间介电层中形成开口来暴露第一电阻器和第二电阻器；通过在开口的底部处的第一电阻器和第二电阻器上方沉积第一导电类型半导体氧化物材料以及在开口的底部处的第一导电类型半导体氧化物材料上方沉积第二导电类型半导体氧化物来形成二极管；利用介电材料填充开口；以及形成穿过介电材料至二极管的每个的导电通孔。在方法的实施例中，形成第一导电类型半导体氧化物材料包括使用p型掺杂剂，并且其中，形成第二导电类型半导体氧化物材料包括使用n型掺杂剂。
120.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。