半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.现有的半导体结构通常由一半导体衬底以及形成于该半导体衬底上的多个介电层及导电层构成。具体地，可以通过在一介电层上形成另一介电层的方式在衬底上形成多个介电层，且每一介电层中包含至少一金属线，包含至少一金属线的每一介电层可被称为一金属层(metal layer)。现有的半导体结构通常由许多金属层构成，相邻金属层内的金属线之间通常通过通孔(via)互连结构相互电连接。
3.随着半导体集成电路(integrated circuit，ic)产业的快速成长，半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进，使得集成电路朝着体积更小、电路精密度更高、电路复杂度更高的方向发展，半导体结构中的布线密度也更高，金属线和通孔互连结构的密度也越来越高，这容易导致半导体结构的电阻和寄生电容也较高。为了解决上述问题，目前一种方法是采用超级通孔(super via)互连结构。例如：超级通孔互连结构能够绕过中间mx 1层，从而提供从mx到mx 2金属层的直接连接。超级通孔互连(super via)结构属于缩放助推器系列，用于减少轨道数量，有利于降低标准逻辑单元的单元高度。
4.但是，目前形成超级通孔互连结构仍具有较大的挑战。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于提高所述第一通孔和第二通孔的尺寸均一性、剖面形貌一致性以及剖面形貌质量。
6.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成超级通孔互连结构的第一区域和用于形成单层通孔互连结构的第二区域；在所述基底上形成第一互连线、覆盖所述第一互连线上的介质叠层、以及覆盖所述介质叠层的第二介质层，所述介质叠层包括一层或多层堆叠的第一介质层，其中，位于所述第二区域、最远离所述基底的第一介质层中形成有第二互连线，所述第二介质层覆盖所述第二互连线；刻蚀部分厚度的所述第二介质层，形成位于所述第一区域的第一互连沟槽和位于所述第二区域的第二互连沟槽；形成填充所述第一互连沟槽的第一硬掩膜层、以及填充所述第二互连沟槽的第二硬掩膜层，所述第二硬掩膜层的耐刻蚀度大于所述第一硬掩膜层的耐刻蚀度；通过刻蚀工艺，形成贯穿所述第一硬掩膜层、第二介质层和介质叠层且露出所述第一互连线的第一通孔，以及贯穿所述第二硬掩膜层和第二介质层且露出所述第二互连线的第二通孔；去除所述第一硬掩膜层和第二硬掩膜层，暴露出所述第一互连沟槽和第二互连沟槽；对所述第一通孔、所述第二通孔以及所述第一互连沟槽和第二互连沟槽进行填充，形成位于所述第一通孔中的超级通孔互连结构，位于所述第二通孔中的单层通孔互连结构，以及位于所述第一互连沟槽和第二互连沟槽中的第三互连线。
7.相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括用于形
成超级通孔互连结构的第一区域和用于形成单层通孔互连结构的第二区域；第一互连线，位于所述基底上；介质叠层，位于所述第一互连线上，所述介质叠层包括一层或多层堆叠的第一介质层；第二互连线，位于所述第二区域、最远离所述基底的第一介质层中；第二介质层，覆盖所述介质叠层和所述第二互连线；第一互连沟槽，位于所述第一区域的部分厚度所述第二介质层中；第二互连沟槽，位于所述第二区域的部分厚度所述第二介质层中；第一硬掩膜层，填充于所述第一互连沟槽；第二硬掩膜层，填充于所述第二互连沟槽，所述第二硬掩膜层的耐刻蚀度大于所述第一硬掩膜层的耐刻蚀度。
8.与现有技术相比，本发明实施例的技术方案具有以下优点：
9.本发明实施例提供的半导体结构的形成方法中，先形成所述第一互连沟槽和第二互连沟槽，随后形成填充所述第一互连沟槽的第一硬掩膜层、以及填充所述第二互连沟槽的第二硬掩膜层，且所述第二硬掩膜层的耐刻蚀度大于所述第一硬掩膜层的耐刻蚀度，因此，在通过刻蚀工艺形成所述第一通孔和第二通孔的过程中，所述第一硬掩膜层对刻蚀的阻挡能力更低，在相同的刻蚀时间内，与第二硬掩膜层相比，对所述第一硬掩膜层的刻蚀量更多，对所述第一硬掩膜层下方的第二介质层和介质叠层的刻蚀量也较多，从而使得所述第一通孔的深度大于第二通孔的深度，相应使得本发明实施例能够在同一刻蚀步骤中形成所述第一通孔和第二通孔，与分别进行多次刻蚀形成第一通孔和第二通孔相比，一次刻蚀步骤中的工艺变动和工艺偏差小，进而有利于提高所述第一通孔和第二通孔的尺寸均一性、剖面形貌一致性以及剖面形貌质量，相应有利于提高所述超级通孔互连结构和所述单层通孔互连结构的尺寸均一性、剖面形貌均一性以及剖面形貌质量。
附图说明
10.图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
11.图6至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
12.由背景技术可知，目前形成超级通孔互连结构仍具有较大的挑战。具体地，所形成的超级通孔互连结构的性能较差，进而导致器件的互连性能不佳。现结合一种半导体结构的形成方法分析器件的互连性能不佳的原因。
13.参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
14.参考图1，提供基底(图未示)，所述基底包括用于形成超级通孔互连结构的第一区域i和用于形成单层通孔互连结构的第二区域ii；在所述基底上形成第一互连线1、覆盖所述第一互连线1上的介质叠层2、以及覆盖所述介质叠层2的第二介质层3，所述介质叠层2包括一层或多层堆叠的第一介质层，其中，位于所述第二区域ii、最远离所述基底的第一介质层中形成有第二互连线4，所述第二介质层3覆盖所述第二互连线4。
15.参考图2，形成贯穿所述第一区域i的第二介质层3和介质叠层2的初始导电通孔5。
16.参考图3，刻蚀所述第二区域ii、以及所述初始导电通孔5侧壁的部分高度第二介质层3，形成位于所述第一区域i的第一互连沟槽7和位于所述第二区域ii的第二互连沟槽8，位于所述第一互连沟槽7底部的剩余所述初始导电通孔5作为第一导电通孔6，所述第一
导电通孔6的底部暴露出所述第一互连线1。
17.参考图4，刻蚀所述第二互连沟槽8底部的所述第二介质层3，形成露出所述第二互连线4的第二导电通孔9。
18.参考图5，对所述第一导电通孔6、第二导电通孔9以及所述第一互连沟槽7和第二互连沟槽8进行填充，形成位于所述第一导电通孔6中的超级通孔互连结构10，位于所述第二导电通孔9中的单层通孔互连结构11，以及位于所述第一互连沟槽7和第二互连沟槽8中的第三互连线12。
19.所述第一导电通孔6和所述第二导电通孔9的深度不同，所述形成方法中将形成所述第一导电通孔6和所述第二导电通孔9分别在两次刻蚀步骤中进行，两次刻蚀工艺的工艺变动和工艺偏差较大，这容易导致两次刻蚀步骤的刻蚀剖面均一性较差，而且，在进行两次刻蚀的步骤中，分别需要两张光罩形成所述第一导电通孔6和第二导电通孔9，由于对准偏移(overlay shift)的问题，这容易导致所述第一导电通孔6和第二导电通孔9分别在所述第一互连沟槽7和第二互连沟槽8中的位置有偏差，以上两方面均容易导致超级通孔互连结构10和单层通孔互连结构11的剖面均一性、尺寸均一性、以及分别在所述第一互连沟槽7和第二互连沟槽8中的位置均一性较差，导致所形成的半导体结构的互连性能不佳(在形成所述互连沟槽的步骤中，所需的刻蚀掩膜需要与所述初始导电通孔的位置对准，这容易增加光刻工艺的难度，当存在套刻偏移时，容易导致所述互连沟槽与所述导电通孔的位置难以对准或者有偏移，这容易导致所述互连沟槽的位置均一性、尺寸均一性较差)。
20.为了解决所述技术问题，本发明实施例提供的半导体结构的形成方法中，先形成所述第一互连沟槽和第二互连沟槽，随后形成填充所述第一互连沟槽的第一硬掩膜层、以及填充所述第二互连沟槽的第二硬掩膜层，且所述第二硬掩膜层的耐刻蚀度大于所述第一硬掩膜层的耐刻蚀度，因此，在通过刻蚀工艺形成所述第一通孔和第二通孔的过程中，所述第一硬掩膜层对刻蚀的阻挡能力更低，在相同的刻蚀时间内，与第二硬掩膜层相比，对所述第一硬掩膜层的刻蚀量更多，对所述第一硬掩膜层下方的第二介质层和介质叠层的刻蚀量也较多，从而使得所述第一通孔的深度大于第二通孔的深度，相应使得本发明实施例能够在同一刻蚀步骤中形成所述第一通孔和第二通孔，与分别进行多次刻蚀形成第一通孔和第二通孔相比，一次刻蚀步骤中的工艺变动和工艺偏差小，进而有利于提高所述第一通孔和第二通孔的尺寸均一性、剖面形貌一致性以及剖面形貌质量，相应有利于提高所述超级通孔互连结构和所述单层通孔互连结构的尺寸均一性、剖面形貌均一性以及剖面形貌质量。
21.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
22.图6至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
23.参考图6，提供基底(图未示)，包括用于形成超级通孔(super via)互连结构的第一区域i和用于形成单层通孔(normal via)互连结构的第二区域ii。
24.所述基底用于为后续工艺制程提供工艺平台。基底中可以形成有晶体管、电容器等半导体器件，基底中还可以形成有电阻结构、导电结构等功能结构。
25.所述基底包括用于形成超级通孔互连结构的第一区域i和用于形成单层通孔互连结构的第二区域ii。其中，超级通孔互连结构指的是连接不相邻的两层互连线的通孔互连
结构，例如：提供从mx到mx 2金属层的直接连接，或者，提供从mx到mx 3等金属层的直接连接。
26.继续参考图6，在基底上形成第一互连线110、覆盖第一互连线110上的介质叠层、以及覆盖介质叠层的第二介质层102，介质叠层包括一层或多层堆叠的第一介质层101，其中，位于第二区域ii、最远离基底的第一介质层101中形成有第二互连线120，第二介质层102覆盖第二互连线120。
27.第一互连线110与基底电连接，例如：第一互连线110与基底中的晶体管电连接，从而使晶体管与外部电路或其他互连结构电连接。第一互连线110为金属线。本实施例中，第一互连线110的材料为铜。其他实施例中，第一互连线的材料还可以为钴、钨、铝等导电材料。
28.本实施例中，在基底上形成第一互连线110之前，半导体结构的形成方法还包括：在基底上形成第三介质层100。本实施例中，第一互连线110形成在第三介质层100中。第三介质层100露出第一互连线110的顶面。
29.第三介质层100为金属层间介质层(imd)，第三介质层100用于实现第一互连线110之间的电隔离。第三介质层100的材料为低k介质材料(低k介质材料通常指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。本实施例中，第三介质层100的材料为超低k介质材料，从而降低后段互连线之间的寄生电容，进而减小后段rc延迟。具体地，超低k介质材料可以为sioch。
30.本实施例中，在形成第一互连线110后，在形成介质叠层之前，半导体结构的形成方法还包括：在第一互连线110和第三介质层100上形成第一刻蚀停止层111。第一刻蚀停止层111用于在后续形成露出第一互连线110的导电通孔的过程中，对第一互连线110的顶面起到保护的作用，从而有利于减小第一互连线110受损的几率。因此，第一刻蚀停止层111选用与后续形成的介质叠层具有较大的刻蚀选择性的材料。本实施例中，第一刻蚀停止层111的材料为碳氮化硅。
31.介质叠层用于为后续形成超级通孔互连结构提供工艺平台。介质叠层包括一层或多层堆叠的第一介质层101，其中，位于第二区域ii、最远离基底的第一介质层101中形成有第二互连线120，也就是说，介质叠层包括至少一层金属层，后续形成位于介质叠层和第二介质层102中的超级通孔互连结构、以及位于第二介质层102中的第三互连线后，超级通孔互连结构能够直接贯穿多层的介质层使第三互连线与第一互连线110直接连接。
32.作为一种示例，介质叠层仅包括一层第一介质层101。在其他实施例中，介质叠层还可以包括大于或等于两层的第一介质层。第一介质层101也为金属层间介质层，第一介质层101用于实现第二互连线120之间的电隔离。本实施例中，第一介质层101的材料为超低k介质材料，从而降低后段互连线之间的寄生电容，进而减小后段rc延迟。
33.第二互连线120也为金属线，第二互连线120用于实现第二区域ii的第一互连线110与外部电路或其他互连结构之间的电连接。本实施例中，第二互连线120的材料为铜。在其他实施例中，第二互连线的材料还可以为钴、钨、铝等导电材料。
34.为此，本实施例中，第二互连线120的底部还形成有导电插塞125。导电插塞125用于实现第二区域i的第一互连线110与第二互连线120之间的电连接。本实施例中，导电插塞
125贯穿第一介质层101和第一刻蚀停止层111，且与第一互连线110相接触。本实施例中，导电插塞125与第二互连线120为一体型结构。本实施例中，导电插塞125与第二互连线120的材料相同，导电插塞125的材料为铜。
35.本实施例中，形成第二互连线120后，形成第二介质层102之前，形成方法还包括：在介质叠层和第二互连线120上形成第二刻蚀停止层112。第二刻蚀停止层112用于在后续刻蚀第二介质层102以形成第一通孔和第二通孔的过程中，定义刻蚀停止的位置，从而减小第二互连线120受损的几率。本实施例中，第二刻蚀停止层112的材料为碳氮化硅。
36.第二介质层102为金属层间介质层，后续在第二介质层102中形成第三互连线后，第二介质层102用于实现第三互连线之间的电隔离；第二介质层102还用于实现后续超级通孔互连结构之间、单层通孔互连结构之间、以及超级通孔互连结构和单层通孔互连结构之间的电隔离。本实施例中，第二介质层102的材料为超低k介质材料，从而降低后段互连线之间的寄生电容，进而减小后段rc延迟。具体地，超低k介质材料可以为sioch。
37.本实施例中，在形成第二介质层102后，半导体结构的形成方法还包括：在第二介质层102上形成应力缓冲层121、以及位于应力缓冲层121上的金属硬掩膜层122。
38.金属硬掩膜层122用于在后续工艺步骤中，对第二介质层102的顶面起到保护的作用；在后续形成第一互连沟槽和第二互连沟槽的过程中，图形化后的金属硬掩膜层122还用于作为刻蚀第二介质层102以形成第一互连沟槽和第二互连沟槽的刻蚀掩膜。本实施例中，金属硬掩膜层122的材料为氮化钛。
39.应力缓冲层121形成于第二介质层102和金属硬掩膜层122之间，有利于起到应力缓冲的作用，从而增加第二介质层102与金属硬掩膜层122之间的粘附性，降低金属硬掩膜层122形成于第二介质层102上的难度。本实施例中，应力缓冲层121的材料为氧化硅。
40.结合参考图6和图7，刻蚀部分厚度的第二介质层102，形成位于第一区域i的第一互连沟槽20和位于第二区域ii的第二互连沟槽30。
41.第一互连沟槽20和第二互连沟槽30用于为后续形成第三互连线提供空间。
42.此外，本实施例中，先形成第一互连沟槽20和第二互连沟槽30，之后再刻蚀第二介质层、介质叠层形成第一导电通孔和第二导电通孔，后续在第一互连沟槽20和第二互连沟槽30分别对应形成第一硬掩膜层和第二硬掩膜层，第一硬掩膜层和第二硬掩膜层用于作为形成第一导电通孔和第二导电通孔的掩膜，第一互连沟槽20和第二互连沟槽30还用于为形成第一硬掩膜层和第二硬掩膜层提供空间位置。
43.结合参考图6，本实施例中，在刻蚀部分厚度的第二介质层102之前，半导体结构的形成方法还包括：在第二介质层102上形成遮挡层130。
44.遮挡层130用于作为刻蚀第二介质层102以形成第一互连沟槽20和第二互连沟槽30的刻蚀掩膜。遮挡层130的材料包括光刻胶。遮挡层130可以通过曝光显影等光刻工艺形成。因此，本实施例中，以遮挡层130为掩膜，刻蚀部分厚度的第二介质层102。
45.本实施例中，采用干法刻蚀工艺，例如：各向异性的干法刻蚀工艺刻蚀部分厚度的第二介质层102。本实施例中，在形成第二介质层102后，半导体结构的形成方法还包括：去除遮挡层130。具体地，采用灰化工艺去除遮挡层130。
46.结合参考图8，半导体结构的形成方法还包括：在形成第一互连沟槽20和第二互连沟槽30后，且在形成第一硬掩膜层和第二硬掩膜层之前，形成保护层140，保形覆盖第一互
连沟槽20的底部和侧壁、第二互连沟槽30的底部和侧壁。
47.保护层140用于保护第一互连沟槽20的底部和侧壁、以及第二互连沟槽30的底部和侧壁，例如：在后续刻蚀第一互连沟槽20和第二互连沟槽30底部的第二介质层102以形成第一通孔和第二通孔的步骤中，以及后续形成第一硬掩膜层和第二硬掩膜层的步骤中，以及后续去除第一硬掩膜层和第二硬掩膜层的步骤中，保护层140能够保护第一互连沟槽20和第二互连沟槽30的底部和侧壁，从而使得第一互连沟槽20和第二互连沟槽30的剖面形貌、深度和宽度满足工艺设计的要求。
48.为此，本实施例中，保护层140选用与第二介质层102、以及后续第一硬掩膜层和第二硬掩膜层具有刻蚀选择性的材料。本实施例中，保护层140的材料包括氮化硅。
49.需要说明的是，保护层140的厚度不宜过小，也不宜过大。如果保护层140的厚度过小，保护层140容易在后续的刻蚀过程中被消耗，从而容易降低保护层140对第一互连沟槽20和第二互连沟槽30的保护效果；如果保护层140的厚度过大，保护层140容易占据第一互连沟槽20和第二互连沟槽30过多的空间，这容易导致后续第一硬掩膜层和第二硬掩膜层的体积过小，容易影响后续形成第一通孔和第二通孔的工艺稳定性和工艺效果，而且，后续还会去除保护层140，保护层140的厚度过大容易增加后续去除保护层140的工艺难度。为此，本实施例中，保护层140的厚度为5埃米至50埃米。
50.参考图8至图9，形成填充第一互连沟槽20的第一硬掩膜层150、以及填充第二互连沟槽30的第二硬掩膜层160，第二硬掩膜层160的耐刻蚀度大于第一硬掩膜层150的耐刻蚀度。
51.后续步骤还包括：通过刻蚀工艺，形成贯穿第一硬掩膜层150、第二介质层102和介质叠层且露出第一互连线110的第一通孔，以及贯穿第二硬掩膜层160和第二介质层102且露出第二互连线120的第二通孔。
52.本发明实施例中，先形成第一互连沟槽20和第二互连沟槽30，随后形成填充第一互连沟槽20的第一硬掩膜层150、以及填充第二互连沟槽30的第二硬掩膜层160，且第二硬掩膜层160的耐刻蚀度大于第一硬掩膜层150的耐刻蚀度，因此，在后续通过刻蚀工艺形成第一通孔和第二通孔的过程中，第一硬掩膜层150对刻蚀的阻挡能力更低，在相同的刻蚀时间内，与第二硬掩膜层160相比，对第一硬掩膜层150的刻蚀量更多，对第一硬掩膜层150下方的第二介质层102和介质叠层的刻蚀量也较多，从而使得第一通孔的深度大于第二通孔的深度，相应使得本发明实施例能够在同一刻蚀步骤中形成第一通孔和第二通孔，与分别进行多次刻蚀形成第一通孔和第二通孔相比，一次刻蚀步骤中的工艺变动和工艺偏差小，进而有利于提高第一通孔和第二通孔的尺寸均一性、剖面形貌一致性以及剖面形貌质量，相应有利于提高后续超级通孔互连结构和单层通孔互连结构的尺寸均一性、剖面形貌均一性以及剖面形貌质量。
53.在后续的刻蚀步骤中，第一硬掩膜层150用于作为后续刻蚀第一区域i的第二介质层102和介质叠层的刻蚀掩膜，第二硬掩膜层160用于作为后续刻蚀第二区域ii的第二介质层102的刻蚀掩膜。
54.作为一种示例，以下结合附图对本实施例形成第一硬掩膜层150和第二硬掩膜层160的步骤进行说明。
55.如图8所示，形成填充第一互连沟槽20和第二互连沟槽30的硬掩膜材料层145；其
中，填充于第一互连沟槽20的硬掩膜材料层145用于作为第一硬掩膜层150。
56.位于第一互连沟槽20中的硬掩膜材料层145用于作为第一硬掩膜层150，位于第二互连沟槽30中的硬掩膜材料层145用于后续形成第二硬掩膜层。
57.作为一种示例，硬掩膜材料层145的材料包括无定形碳。无定形碳为可灰化的硬掩膜(ashable hard mask，ahm)材料，通过选用无定形碳作为硬掩膜材料层145的材料，从而后续能够利用灰化工艺去除第一硬掩膜层150和第二硬掩膜层，有利于降低后续去除第一硬掩膜层150和第二硬掩膜层的工艺难度，且有利于减小后续去除第一硬掩膜层150和第二硬掩膜层的工艺对其他膜层结构的损伤；而且，无定形碳材料与氧化硅、介质层的材料具有较高的刻蚀选择性，从而有利于提高第一硬掩膜层150和第二硬掩膜层用于作为刻蚀掩膜的效果。其他实施例中，硬掩膜材料层还能够为其他合适的ahm材料。
58.作为一种示例，形成硬掩膜材料层145的步骤包括：在第二介质层102上形成填充第一互连沟槽20和第二互连沟槽30的初始硬掩膜材料层(图未示)；去除位于第二介质层102上方的初始硬掩膜材料层，位于第一互连沟槽20和第二互连沟槽30中的剩余初始硬掩膜材料层作为硬掩膜材料层145。
59.本实施例中，采用化学气相沉积工艺，形成初始硬掩膜材料层。本实施例中，采用刻蚀工艺，去除位于第二介质层102上方的初始硬掩膜材料层。所述刻蚀工艺包括各向异性的干法刻蚀工艺。
60.如图9所示，对位于第二互连沟槽30中的部分厚度或全部厚度的硬掩膜材料层145进行改性处理，适于提高硬掩膜材料层145的耐刻蚀度，改性处理后的硬掩膜材料层145用于作为抗刻蚀层155，填充于第二互连沟槽30内的硬掩膜材料层145和抗刻蚀层155，或者，填充于第二互连沟槽30内的抗刻蚀层155用于作为第二硬掩膜层160。
61.通过改性处理，适于提高硬掩膜材料层145的耐刻蚀度，从而使第二硬掩膜层160的耐刻蚀度大于第一硬掩膜层150的耐刻蚀度。
62.作为一种示例，本实施例中，后续形成的第一通孔和第二通孔的深度仅相差一层第一介质层101的厚度，与第一通孔和第二通孔的深度相差多层第一介质层的厚度相比，第一通孔和第二通孔的深度相差较小，因此，对位于第二互连沟槽30中的部分厚度硬掩膜材料层145进行改性处理，从而使第二硬掩膜层160和第二硬掩膜层150的耐刻蚀度，与后续的刻蚀工艺相配合，使后续形成的第一通孔和第二通孔的深度满足工艺的要求。
63.本实施例中，对位于第二互连沟槽30中的部分厚度或全部厚度硬掩膜材料层145进行改性处理的步骤包括：形成覆盖第二介质层102和第一硬掩膜层150的掩盖层(图未示)，掩盖层暴露出位于第二互连沟槽中的硬掩膜材料层145；以掩盖层为掩膜，对位于第二互连沟槽30中的部分厚度或全部厚度硬掩膜材料层145进行改性处理；去除掩盖层。
64.掩盖层用于作为进行改性处理的掩膜，从而防止位于第一硬掩膜层150受到改性处理的影响。掩盖层的材料包括光刻胶，掩盖层可以通过曝光、显影等光刻工艺形成。
65.作为一种示例，对位于第二互连沟槽30中的部分厚度或全部厚度硬掩膜材料层145进行改性处理的步骤包括：对位于第二互连沟槽30中的硬掩膜材料层145进行离子掺杂，掺杂离子包括硫离子、硼离子、硅离子或锗离子。离子掺杂为半导体领域中常用的工艺，通过离子掺杂的方式进行改性处理，有利于降低改性处理的工艺难度，提高工艺兼容性。作为一种示例，对部分厚度的硬掩膜材料层145进行离子掺杂。
66.本实施例中，硬掩膜材料层145的材料为无定形碳，无定形碳材料中含有具有悬挂键的氢原子，通过在无定形碳材料中掺杂硫离子、硼离子、硅离子或锗离子，有利于减小无定形碳材料中的具有悬挂键的氢原子的含量，进而有利于提高硬掩膜材料层145的耐刻蚀度、以及硬掩膜材料层145与其他材料的刻蚀选择性。
67.本实施例中，采用离子注入工艺，对位于第二互连沟槽30中的硬掩膜材料层145进行离子掺杂。离子注入工艺操作简单。作为一种示例，本实施例中，注入离子为硫离子，通过对位于第二互连沟槽30中的硬掩膜材料层145掺杂硫离子，有利于显著提高硬掩膜材料层145的耐刻蚀度。
68.作为一种示例，注入方向与基底法线的夹角为0
°
，注入方向与基底法线的夹角较小，离子束垂直于基底表面的方向注入到硬掩膜材料层145中，有利于减小将离子注入到其他膜层(例如：第二介质层102)中的风险，进而有利于提高工艺可靠性。
69.需要说明的是，在实际工艺中，根据后续第一通孔和第二通孔的深度差、以及后续形成第一通孔和第二通孔的刻蚀工艺，合理调整离子注入工艺的注入剂量、能量和角度，使第二硬掩膜层的耐刻蚀度满足工艺要求，从而使得后续能够在同一刻蚀工艺中形成第一通孔和第二通孔。
70.进行改性处理后，去除掩盖层，从而为后续通过刻蚀工艺形成第一通孔和第二通孔做准备。本实施例中，采用灰化工艺去除掩盖层。需要说明的是，硬掩膜材料层145与掩盖层的材料不同，去除掩盖层的工艺对硬掩膜材料层145造成误刻蚀的概率低，从而使得硬掩膜材料层145能够在去除掩盖层的过程中被保留。
71.参考图10至图11，通过刻蚀工艺，形成贯穿第一硬掩膜层150、第二介质层102和介质叠层且露出第一互连线110的第一通孔200，以及贯穿第二硬掩膜层160和第二介质层102且露出第二互连线120的第二通孔300。
72.第一通孔200用于为后续形成超级通孔互连结构提供空间位置。第二通孔300用于为后续形成单层通孔互连结构提供空间位置。
73.第二硬掩膜层160的耐刻蚀度大于第一硬掩膜层150的耐刻蚀度，因此，在通过刻蚀工艺形成第一通孔200和第二通孔300的过程中，第一硬掩膜层150对刻蚀的阻挡能力更低，在相同的刻蚀时间内，与第二硬掩膜层160相比，对第一硬掩膜层150的刻蚀量更多，对第一硬掩膜层150下方的第二介质层102和介质叠层的刻蚀量也较多，从而使得第一通孔200的深度大于第二通孔300的深度，相应使得本发明实施例能够在同一刻蚀步骤中形成第一通孔200和第二通孔300，与分别进行多次刻蚀步骤形成第一通孔200和第二通孔300相比，一次刻蚀步骤中的工艺变动和工艺偏差小，进而有利于提高第一通孔200和第二通孔300的尺寸均一性、剖面形貌一致性以及剖面形貌质量，相应有利于提高后续超级通孔互连结构和单层通孔互连结构的尺寸均一性、剖面形貌均一性以及剖面形貌质量。
74.作为一种示例，以下结合附图对本实施例中形成第一通孔200和第二通孔300的步骤进行详细说明。
75.如图10所示，刻蚀第一硬掩膜层150和第二硬掩膜层160，分别对应形成位于第一硬掩膜层150中的第一开孔40和位于第二硬掩膜层160中的第二开孔50，第一开孔40的深度大于第二开孔50的深度。
76.形成第一开孔40和第二开孔50后，剩余的第一硬掩膜层150用于作为刻蚀第二介
质层102和介质叠层以形成第一通孔的掩膜，剩余的第二硬掩膜层160用于作为刻蚀第二介质层102以形成第二通孔的掩膜。
77.本实施例中，由于第二硬掩膜层160的耐刻蚀度大于第一硬掩膜层150的耐刻蚀度，因此在相同时间内，对第一硬掩膜层150的刻蚀厚度大于对第二硬掩膜层160的刻蚀厚度，相应的，第一开孔40的深度大于第二开孔50的深度。
78.本实施例中，形成第一开孔40和第二开孔50的步骤包括：在第二介质层102、第一硬掩膜层150和第二硬掩膜层160上形成图形层(图未示)，图形层具有分别露出部分第一硬掩膜层150和部分第二硬掩膜层160的图形开口(图未示)；以图形层为掩膜，沿图形开口刻蚀第一硬掩膜层150和第二硬掩膜层160，分别对应形成第一开孔40和第二开孔50；去除图形层。
79.图形层用于作为刻蚀第一硬掩膜层150和第二硬掩膜层160的刻蚀掩膜。图形层的材料包括光刻胶，图形层能够通过曝光、显影等光刻工艺形成。
80.本实施例中，采用各向异性的干法刻蚀工艺，沿图形开口刻蚀第一硬掩膜层150和第二硬掩膜层160，分别对应形成第一开孔40和第二开孔50。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高剖面控制性和剖面形貌质量。
81.沿图形开口刻蚀第一硬掩膜层150和第二硬掩膜层160后，去除图形层。具体的，可以采用灰化工艺去除图形层。
82.作为一种示例，第一开孔40贯穿第一硬掩膜层150。具体的，第一开孔40的底部露出第一互连沟槽20底部的保护层140。在其他实施例中，第一开口还可以不贯穿第一硬掩膜层，或者，第一硬掩膜层还可以贯穿第一硬掩膜层、位于第一互连沟槽底部的保护层以及部分厚度的第二介质层等。
83.作为一种示例，本实施例中，第二开孔50贯穿抗刻蚀层155，第二开孔50的底部露出第二互连沟槽30中的剩余硬掩膜材料层145。在其他实施例中，第二开孔的深度还可以为其他情形，例如：第二开孔可以仅位于部分厚度的抗刻蚀层中，或者，第二开口可以贯穿抗刻蚀层和部分厚度的硬掩膜材料层等。
84.需要说明的是，以上对第一开孔40和第二开孔50的深度描述仅作为形成第一通孔和第二通孔的中间刻蚀状态的一种示例，本发明在此不对第一开孔和第二开孔的深度做限定，只需第二开孔的深度小于第一开孔的深度即可。
85.如图11所示，以第一硬掩膜层150和第二硬掩膜层160为掩膜，刻蚀第一开孔40下方的第二介质层102和介质叠层、以及第二开孔50下方的第二介质层102，在第一区域i和第二区域ii分别对应形成第一通孔200和第二通孔300。
86.具体地，本实施例中，刻蚀第一开孔40下方的保护层、第二介质层102、第二刻蚀停止层112和介质叠层、以及第二开孔50下方的第二硬掩膜层160、第二介质层102和第一刻蚀停止层111，在第一区域i和第二区域ii分别对应形成第一通孔200和第二通孔300。
87.本实施例中，采用各向异性的干法刻蚀工艺，刻蚀第一硬掩膜层150、第一开孔40下方的第二介质层102和介质叠层、以及第二硬掩膜层160、第二开孔50下方的第二介质层102。
88.参考图12，去除第一硬掩膜层150和第二硬掩膜层160，暴露出第一互连沟槽20和第二互连沟槽30。
89.第一互连沟槽20和第二互连沟槽30用于为后续形成第三互连线提供空间。
90.第一互连沟槽20与第一通孔200相连通，第二互连沟槽30与第二通孔300相连通，从而后续形成于第一通孔200中的超级通孔互连结构与第三互连线为一体型结构，形成于第二通孔300中的单层通孔互连结构与第三互连线为一体型结构，有利于在实现超级通孔互连结构与第三互连线之间的电连接、以及单层通孔互连结构与第三互连线之间的电连接的同时，还有利于提高通孔互连结构与第三互连线之间的电连接性能，此外，后续超级通孔互连结构、单层通孔互连结构以及第三互连线能够在同一步骤中形成，也有利于简化工艺步骤。
91.本实施例中，采用灰化工艺，去除第一硬掩膜层150和第二硬掩膜层160。具体地，灰化工艺可以采用氧气，去除第一硬掩膜层150和第二硬掩膜层160。氧气能够和无定形碳发生反应，将无定型碳氧化成水、一氧化碳以及二氧化碳，去除工艺简单，且产生的副作用小，有利于减小对其他膜层的影响。
92.本实施例中，灰化工艺可以为等离子体灰化工艺。
93.本实施例中，去除第一硬掩膜层150和第二硬掩膜层160后，露出位于第一互连沟槽20底部和侧壁、以及第二互连沟槽30底部和侧壁的保护层140。
94.因此，结合参考图13，本实施例中，在去除第一硬掩膜层150和第二硬掩膜层160之后，对第一通孔200、第二通孔300以及第一互连沟槽20和第二互连沟槽30进行填充之前，半导体结构的形成方法还包括：去除保护层140。
95.去除保护层140，从而暴露出第一互连沟槽20的底部和侧壁、以及第二互连沟槽30的底部和侧壁，为后续对第一互连沟槽20和第二互连沟槽30进行填充形成第三互连线做准备。去除保护层140的工艺包括湿法刻蚀工艺或等离子体刻蚀工艺。
96.本实施例中，在去除保护层140的过程中，还去除位于第二介质层102上的应力缓冲层121、以及位于应力缓冲层121上的金属硬掩膜层122。
97.参考图14，对第一通孔200、第二通孔300以及第一互连沟槽20和第二互连沟槽30进行填充，形成位于第一通孔200中的超级通孔互连结构170，位于第二通孔300中的单层通孔互连结构180，以及位于第一互连沟槽20和第二互连沟槽30中的第三互连线190。
98.本实施例中，第一通孔200和第二通孔300的尺寸均一性、剖面形貌一致性以及剖面形貌质量较高，因此，形成于第一通孔200中的超级通孔互连结构170、和形成于第二通孔300中的单层通孔互连结构180的尺寸均一性、剖面形貌均一性以及剖面形貌质量也较高，相应有利于提高半导体结构的互连性能。
99.超级通孔(super via)互连结构170能够绕过介质叠层和第二互连线120，从而提供从第一互连线110到第三互连线190的直接电连接，且第一区域i的第三互连线190与第一互连线110之间未形成有其他互连线，第三互连线190与第一互连线110之间的距离较远，这有利于减小半导体结构的寄生电容。此外，超级通孔互连结构属于缩放助推器系列，用于减少轨道数量，有利于降低标准逻辑单元的单元高度。
100.单层通孔(normal via)互连结构180用于实现第二互连线120与第三互连线190之间的电连接。第三互连线190用于实现第一互连线110与外部电路或其他互连结构之间的电连接。
101.本实施例中，超级通孔互连结构170与位于第一互连沟槽20中的第三互连线190为
一体型结构；单层通孔互连结构180与位于第二互连沟槽30中的第三互连线190为一体型结构。本实施例中，超级通孔互连结构170的材料为铜。在其他实施例中，超级通孔互连结构的材料还可以为钴、钨、铝等导电材料。
102.本实施例中，超级通孔互连结构170、单层通孔互连结构180以及第三互连线190在同一步骤中形成，因此，超级通孔互连结构170、单层通孔互连结构180以及第三互连线190的材料相同，单层通孔互连结构180和第三互连线190的材料也为铜。
103.本实施例中，对第一通孔200、第二通孔300以及第一互连沟槽20和第二互连沟槽30进行填充的步骤包括：在第二介质层102上形成填充第一通孔200、第二通孔300、第一互连沟槽20和第二互连沟槽30的导电层(图未示)；去除高于第二介质层102的导电层，位于第一通孔200中的导电层作为超级通孔互连结构170，位于第二通孔300中的导电层作为单层通孔互连结构180，位于第一互连沟槽20和第二互连沟槽30中的导电层作为第三互连线190。
104.相应的，本发明还提供一种半导体结构。参考图9，示出了本发明半导体结构一实施例的结构示意图。
105.所述半导体结构包括：基底(图未示)，基底包括用于形成超级通孔互连结构的第一区域i和用于形成单层通孔互连结构的第二区域ii；第一互连线110，位于基底上；介质叠层，位于第一互连线110上，介质叠层包括一层或多层堆叠的第一介质层101；第二互连线120，位于第二区域ii、最远离基底的第一介质层101中；第二介质层102，覆盖介质叠层和第二互连线120；第一互连沟槽20，位于第一区域i的部分厚度第二介质层中102；第二互连沟槽30，位于第二区域ii的部分厚度第二介质层102中；第一硬掩膜层150，填充于第一互连沟槽20；第二硬掩膜层160，填充于第二互连沟槽30，第二硬掩膜层160的耐刻蚀度大于第一硬掩膜层150的耐刻蚀度。
106.基底用于为工艺制程提供工艺平台。基底中可以形成有晶体管、电容器等半导体器件，基底中还可以形成有电阻结构、导电结构等功能结构。
107.基底包括用于形成超级通孔互连结构的第一区域i和用于形成单层通孔互连结构的第二区域ii。其中，超级通孔互连结构指的是连接不相邻的两层互连线的通孔互连结构，例如：提供从mx到mx 2金属层的直接连接，或者，提供从mx到mx 3等金属层的直接连接。
108.第一互连线110与基底电连接，例如：第一互连线110与基底中的晶体管电连接，从而使晶体管与外部电路或其他互连结构电连接。本实施例中，第一互连线110为金属线，第一互连线110的材料为铜。
109.半导体结构还包括：第三介质层100，位于介质叠层与基底之间。第一互连线110位于第三介质层100中。第三介质层100用于实现第一互连线110之间的电隔离。本实施例中，第三介质层100的材料为sioch。
110.半导体结构还包括：第一刻蚀停止层111，位于第三介质层100与介质叠层之间、以及第一互连线110与介质叠层之间。第一刻蚀停止层111用于在后续形成露出第一互连线110的导电通孔的过程中，对第一互连线110的顶面起到保护的作用，从而有利于减小第一互连线110受损的几率。本实施例中，第一刻蚀停止层111的材料为碳氮化硅。
111.介质叠层用于为后续形成超级通孔互连结构提供工艺平台。介质叠层包括一层或多层堆叠的第一介质层101，其中，位于第二区域ii、最远离基底的第一介质层101中形成有
第二互连线120，也就是说，介质叠层包括至少一层金属层，后续形成位于介质叠层和第二介质层102中的超级通孔互连结构、以及位于第二介质层102中的第三互连线后，超级通孔互连结构能够直接贯穿多层的介质层使第三互连线与第一互连线110直接连接。作为一种示例，本实施例中，介质叠层仅包括一层第一介质层101。
112.第一介质层101用于实现第二互连线120之间的电隔离。本实施例中，第一介质层101的材料为sioch。
113.第二互连线120也为金属线，第二互连线120用于实现第二区域ii的第一互连线110与外部电路或其他互连结构之间的电连接。本实施例中，第二互连线120的材料为铜。
114.半导体结构还包括：导电插塞125，位于第二互连线120底部并与第二互连线120相连，且导电插塞125与第二区域ii的第一互连线110相接触。导电插塞125用于实现第二区域ii的第一互连线110与第二互连线120之间的电连接。本实施例中，导电插塞125的材料为铜。
115.半导体结构还包括：第二刻蚀停止层102，位于介质叠层与第二介质层102之间、以及第二互连线120与第二介质层102之间。第二刻蚀停止层112用于在后续刻蚀第二介质层102以形成第一通孔和第二通孔的过程中，定义刻蚀停止的位置，从而减小第二互连线120受损的几率。本实施例中，第二刻蚀停止层112的材料为碳氮化硅。
116.第二介质层102为金属层间介质层，后续在第二介质层102中形成第三互连线后，第二介质层102用于实现第三互连线之间的电隔离；第二介质层102还用于实现后续超级通孔互连结构之间、单层通孔互连结构之间、以及超级通孔互连结构和单层通孔互连结构之间的电隔离。本实施例中，第二介质层102的材料为sioch。
117.半导体结构还包括：应力缓冲层121，位于第二介质层102上；金属硬掩膜层122，位于应力缓冲层121上。金属硬掩膜层122用于作为刻蚀第二介质层102以形成第一互连沟槽20和第二互连沟槽30的刻蚀掩膜。本实施例中，金属硬掩膜层122的材料为氮化钛。应力缓冲层121位于第二介质层102和金属硬掩膜层122之间，用于起到应力缓冲的作用。本实施例中，应力缓冲层121的材料为氧化硅。
118.第一互连沟槽20和第二互连沟槽30用于为后续形成第三互连线提供空间。后续步骤还包括：通过刻蚀工艺，形成贯穿第一硬掩膜层150、第二介质层102和介质叠层且露出第一互连线110的第一通孔，以及贯穿第二硬掩膜层160和第二介质层102且露出第二互连线120的第二通孔。
119.在后续的刻蚀步骤中，第一硬掩膜层150用于作为后续刻蚀第一区域i的第二介质层102和介质叠层的刻蚀掩膜，第二硬掩膜层160用于作为后续刻蚀第二区域ii的第二介质层102的刻蚀掩膜。
120.本实施例中，第一硬掩膜层150的材料包括无定形碳。第二硬掩膜层160的材料包括无定型碳，且第二硬掩膜层160的材料中掺杂有离子，离子适于提高第二硬掩膜层160的耐刻蚀度，离子的掺杂深度为第二硬掩膜层160的部分厚度或全部厚度。
121.无定形碳为可灰化的硬掩膜(ahm)材料，通过选用无定形碳材料，从而后续能够利用灰化工艺去除第一硬掩膜层150和第二硬掩膜层160，有利于降低后续去除第一硬掩膜层150和第二硬掩膜层160的工艺难度，且有利于减小后续去除第一硬掩膜层150和第二硬掩膜层160的工艺对其他膜层结构的损伤；而且，无定形碳材料与氧化硅、介质层的材料具有
较高的刻蚀选择性，从而有利于提高第一硬掩膜层150和第二硬掩膜层160用于作为刻蚀掩膜的效果。
122.第二硬掩膜层160的材料中掺杂有硫离子、硼离子、硅离子或锗离子。本实施例中，第二硬掩膜层160的材料为无定形碳，无定形碳材料中含有具有悬挂键的氢原子，通过在无定形碳材料中掺杂硫离子、硼离子、硅离子或锗离子，有利于减小无定形碳材料中的具有悬挂键的氢原子的含量，进而提高第二硬掩膜层160的耐刻蚀度、以及第二硬掩膜层160与其他材料的刻蚀选择性，相应使得第二硬掩膜层160的耐刻蚀度大于第一硬掩膜层150的耐刻蚀度。作为一种示例，第二硬掩膜层160中的离子掺杂深度为第二硬掩膜层160的部分厚度。
123.半导体结构还包括：保护层140，位于第一互连沟槽20的底部和侧壁、以及第二互连沟槽30的底部和侧壁。保护层140用于保护第一互连沟槽20的底部和侧壁、以及第二互连沟槽30的底部和侧壁，例如：在后续刻蚀第一互连沟槽20与第二互连沟槽30底部的第二介质层102以形成第一通孔和第二通孔的步骤中，以及形成第一硬掩膜层150和第二硬掩膜层160的步骤中，以及后续去除第一硬掩膜层150和第二硬掩膜层160的步骤中，保护层140能够保护第一互连沟槽20和第二互连沟槽30的底部和侧壁，从而使得第一互连沟槽20和第二互连沟槽30的剖面形貌、深度和宽度满足工艺设计的要求。
124.保护层140的材料包括氮化硅。本实施例中，保护层的厚度为5埃米至50埃米。
125.所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
126.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。