磁性随机存储阵列及半导体器件的制作方法

1.本发明涉及存储器技术领域，特别涉及一种磁性随机存储阵列及半导体器件。


背景技术：

2.磁性随机存储器(magnetic random access memory，mram)是一种新的内存和存储技术，可以像sram/dram一样快速随机读写，还可以像flash闪存一样在断电后永久保留数据。每个mram的存储单元由一个磁性隧道结和一个mos管组成，也可以由两个磁性隧道结和两个mos管组成。每一个存储单元需要连接三根线：mos管的栅极连接到芯片的字线，负责接通或切断这个单元；mos管的一极(源极或漏极)连在源极线上，mos管的另一极(漏极或源极)和磁性隧道结的一极相连，磁性隧道结的另一极连在位线上。
3.随着mram技术不断进步，如何将mram存储单元进一步做小，以提高mram的密度，已经成为本领域技术人员亟待解决的技术问题之一。


技术实现要素：

4.本发明的目的在于提供一种磁性随机存储阵列及半导体器件，可以具有减少的存储器单元面积和增加的存储器密度。
5.为解决上述技术问题，本发明提供一种磁性随机存储阵列，包括：
6.半导体衬底，所述半导体衬底中设置有多个沿第一方向延伸呈条状并沿第二方向排列的有源区；
7.多条字线，沿第一方向排布在所述半导体衬底上，且每条所述字线沿第二方向延伸并跨设在多个所述有源区上，每条所述字线将相应的所述有源区分为源极区和漏极区；
8.多条源线，每条源线通过第一金属层形成并连接相应的所述源极区；
9.多个磁性隧道结，每个所述磁性隧道结底部通过相应的第二金属层连接相应的所述漏极区，顶部连接第三金属层，所述第三金属层用于形成相应的位线。
10.可选地，每个所述有源区和设置在所述漏极区上方的所述字线形成相应的mos管，所述mos管和所述漏极区上方的所述磁性隧道结组成一个存储单元。
11.可选地，每个所述存储单元最少仅具有一个mos管。
12.可选地，除所述磁性随机存储阵列的阵列边界上所述存储单元以外的每个存储单元的mos管的源极区和漏极区与周围相邻的存储单元共享，每个所述存储单元的面积为4f2，其中，f是特征尺寸。
13.可选地，所述位线和所述源线平行设置，或者，所述位线和所述源线异面相交设置。
14.可选地，所述位线与所述字线异面相交且不垂直，或者，所述位线与所述字线异面相交且垂直。
15.可选地，所述位线与所述字线之间的夹角包括但不仅限于45度。
16.可选地，各个所述漏极区通过位于所述漏极区上方的漏极接触插塞连接所述磁性
隧道结底部的所述第二金属层，各个所述源极区通过位于所述源极区上方的源极接触插塞连接所述源线；所述漏极接触插塞和所述源极接触插塞沿第一方向和第二方向排列成插塞阵列。
17.可选地，所述插塞阵列的行方向为所述第一方向，所述插塞阵列的列方向为所述第二方向，所述插塞阵列的每列中的漏极接触插塞和源极接触插塞交替排列，所述插塞阵列的每行中的漏极接触插塞和源极接触插塞交替排列。
18.基于同一发明构思，本发明还提供一种半导体器件，包括本发明所述的磁性随机存储阵列。
19.与现有技术相比，本发明的磁性随机存储阵列及具有该磁性随机存储阵列的半导体器件，具有以下有益效果：
20.1、在占用相同衬底面积前提下，通过横向连条状的有源区的排布，有效地利用了空间，实现了更小的存储单元的特征尺寸，整体密度更高，芯片成本更低。
21.2、可以实现单元面积为4f2(f为特征尺寸)的密堆积存储阵列，提高存储密度和器件集成度。
22.3、可以使得源线和位线均与字线相交且不垂直，由此增大相邻两条位线或两条源线之间的距离，降低源线、位线以及漏极接触插塞和源极接触插塞的制作难度，继而可以降低相邻存储单元之间的干扰，提高器件性能。
附图说明
23.图1是本发明具体实施例的磁性随机存储阵列的版图结构示意图(省略了位线bl和源线sl等结构)；
24.图2是本发明具体实施例的磁性随机存储阵列的源线和位线的一种布局示意图；
25.图3是沿图2所示的磁性随机存储阵列中的xx’线的一种剖面结构示意图(省略了层间介质层等结构，且源线和位线平行且在纵向上不发生重叠)；
26.图4是沿图2所示的磁性随机存储阵列中的xx’线的另一种剖面结构示意图(省略了层间介质层等结构，且源线和位线在纵向上有重叠，且可以是异面相交的)；
27.图5是本发明具体实施例的磁性随机存储阵列的源线和位线的另一种布局示意图。
具体实施方式
28.以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。本文中“和/或”的含义是二选一或二者兼具。
29.请参考图1至图3，本发明一实施例提供一种磁性随机存储阵列，包括半导体衬底100、若干条字线wl、若干条源线sl、若干个磁性隧道结106以及若干条位线bl。
30.其中，半导体衬底100可以是硅衬底、锗衬底、硅-锗衬底、绝缘体上硅(soi)衬底、绝缘体上锗(goi)衬底等。半导体衬底100中可以被注入有杂质，以形成有源区101，杂质可以包括例如磷、砷等的n型杂质，或者例如硼、镓等的p型杂质。相邻有源区101之间的间隔为
场区(未图示)，场区可以通过浅沟槽隔离(sti)工艺或局部场氧化隔离(lcos)工艺形成。
31.本实施例中，半导体衬底100中形成有多个有源区101，每个有源区101沿第一方向延伸呈连续条状，所有的有源区101沿第二方向平行排布。其中每条有源区101可以在第一方向上连续延伸至相应的半导体衬底100的整个存储阵列区域的长度。有源区阵列所定义出的存储阵列中的每个存储单元cell在第一方向上的尺寸为2f，在第二方向上的尺寸为2f，每个存储单元cell的面积为2f*2f＝4f2，其中，f为此磁性随机存储阵列作为半导体集成电路芯片的一部分或者大部分而被进行工艺制造时所对应的最小尺寸，也经常被称之为特征尺寸(feature size)。
32.若干条字线wl沿第一方向排布且形成在所述半导体衬底100上，且每条所述字线wl沿第二方向延伸并跨设在多个所述有源区101上，所述第二方向与所述第一方向相垂直。每条所述字线wl将相应的所述有源区分为源极区101a和漏极区101b。每个所述有源区101和设置在所述有源区101上方的所述字线wl形成相应的mos管，即字线wl作为mos管的栅极，字线wl两侧的有源区101分别为mos管的源极区101a和漏极区101b，字线wl覆盖的有源区101为mos管的沟道区。字线wl的材质可以是多晶硅或金属栅极材质，字线wl和半导体衬底100之间还有栅介质层(未图示)，字线wl的侧壁上还可能形成有侧墙(sidewall或者spacer，未图示)。字线wl的线宽d可以等于或小于源极接触插塞和漏极接触插塞形成的插塞阵列的列间距，以避免存储单元之间的干扰，影响器件性能。
33.若干条源线sl通过第一金属层103形成，并通过相应的源极接触插塞102连接相应的所述源极区101a。
34.各个磁性隧道结(mtj)106的底部通过相应的第二金属层105及第二金属层105下方的漏极接触插塞104连接相应的所述漏极区101b，各个磁性隧道结106的顶部连接第三金属层107，所述第三金属层107用于形成相应的位线bl。其中，mtj 106只做在连接位线bl的mos管的漏极区上，每个有源区101处形成的相应的所述mos管和所述mos管的漏极区有源区101b上方的所述磁性隧道结106组成一个存储单元。源极接触插塞102、漏极接触插塞104、第一金属层103、第二金属层105、第三金属层107均可以包括金属和/或金属氮化物。磁性隧道结106可以包括依次形成在第二金属层105上的势垒层(未示出)、钉扎层、下铁磁层、反铁磁耦合间隔物层和上铁磁层等，势垒层可以减少或避免钉扎层、下铁磁层、铁磁耦合间隔物层和上铁磁层等中的金属异常生长，势垒层可以包括非晶的金属或金属氮化物，例如钽、钽氮化物、钛、钛氮化物等。钉扎层可以包括但不限于femn、irmn、ptmn、mno、mns、mnte、mnf2、fef2、fecl2、feo、cocl2、coo、nicl2、nio、cr等。下铁磁层和上铁磁层可以包括但仅不限于fe、ni、co等。反铁磁耦合间隔物层可以包括但仅不限于ru、ir、rh等。下铁磁层可以具有固定或“钉扎”磁取向，而上铁磁层具有可变或“自由”磁取向且可以在两个或多个不同的磁极性之间切换，每个磁极性表示不同的数据状态，诸如不同的二进制状态。然而，在其它实施方式中，mtj 106可以垂直“翻转”，从而使得下铁磁层具有“自由”磁取向，而上铁磁层具有“固定”磁取向。
35.请参考图3，本实施例中，所述位线bl和所述源线sl平行设置，所述位线bl和所述源线sl所在的金属层完全没有重叠，所述位线bl依次通过磁隧道结106、第二金属层105以及漏极接触插塞104与漏极区相接触，所述源线sl通过源极接触插塞102与源极区相接触。所有的漏极接触插塞104和源极接触插塞102按行和列排列成插塞阵列，请参考图1和图2，
在俯视角度下，每行插塞中，漏极接触插塞104和源极接触插塞102交替排列，每列插塞中，漏极接触插塞104和源极接触插塞102也交替排列，相邻两行漏极接触插塞104交错不对齐，相邻两行源极接触插塞102交错不对齐，相邻两列漏极接触插塞104交错不对齐，相邻两列源极接触插塞102交错不对齐。且所述位线bl与所述字线wl异面相交且不垂直(即位线bl与字线wl在半导体衬底100表面上的投影相交且不垂直)，例如，所述位线bl与所述字线wl之间的夹角可以为45度，但不仅仅限于45度。图3所示的这种源线sl和位线bl结构，一方面，可以降低相邻存储单元之间的干扰，提高器件性能；另一方面能够相对增大同一源线sl或位线bl上的相邻两个接触插塞之间的间距，降低接触插塞的制作难度，避免出现桥接等问题，提高器件性能。此时，每条字线wl与每条位线bl的交叉点连接部位对应一存储单元cell，每个存储单元cell为1晶体管(t)1磁性隧道结(mtj)结构。
36.此外，相邻字线wl之间、相邻位线bl之间、相邻源线sl之间、相邻磁隧道结106之间、相邻接触插塞之间、字线wl和位线bl之间、字线wl与源线sl之间、字线wl与磁隧道结106之间、源线sl与磁隧道结106之间、源线sl与位线之间、相邻存储单元cell的第二金属层105之间均通过相应的绝缘介质层(未图示)绝缘隔离开来。
37.另外需要说明的是，本发明的技术方案中，位线bl和源线sl的布局在俯视角度上并不仅仅限于图2所示的版图布局结构，在剖视角度上也不仅仅限于图3所示的布局结构，可以是其他任意合适的布局方式。具体地，例如，在本发明的其他实施例中，所述位线bl和所述源线sl也可以上下异面相交设置，请参考图4所示，所述位线bl和所述源线sl所在的金属层部分重叠，位线bl依次通过磁隧道结106、第二金属层105以及漏极接触插塞104’与所述源线sl所在的金属层103的部分金属层103’接触，金属层103’通过漏极接触插塞104与漏极区相接触，所述源线sl通过源极接触插塞102与源极区相接触。所述位线bl还与字线wl垂直。再例如，请参考图5，在本发明的其他实施例中，还可以使得：所述位线bl和所述源线sl平行设置，且所述位线bl与所述字线wl异面垂直相交(即位线bl与字线wl在半导体衬底100表面上的投影相交且垂直，实际上位线bl与字线wl是异面垂直的)，此时，相邻两行所述存储单元共享同一条位线bl和/或同一条源线sl。
38.请参考图1至图5，基于同一发明构思，本发明一实施例还提供一种半导体器件，包括上述的磁性随机存储阵列，磁性随机存储阵列的位线bl和源线sl的结构可以如图3所示或如图4所示。所述半导体器件可以是存储器、灵敏放大器、磁传感器、存算一体芯片等等。
39.综上所述，本发明的磁性随机存储阵列及具有该磁性随机存储阵列的半导体器件，在占用相同衬底面积前提下，通过在第一方向上连续延伸而成的条状有源区的排布，有效地利用了空间，实现了更小的存储单元的特征尺寸，整体密度更高，芯片成本更低。进一步地，可以实现单元面积为4f2(f为特征尺寸)的密堆积存储阵列，提高存储密度和器件集成度。
40.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。