一种半导体器件及其制造方法、电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子
目.ο
【背景技术】
[0002]随着半导体集成电路微细加工技术和超精密机械加工技术的发展，微机电系统(MEMS)器件日益成为最主流、最先进的产品之一，并且随着技术的更新，这类产品的发展方向是具有更小的尺寸、更高质量的电学性能和更低的功耗。
[0003]在制作MEMS中的锗帽层的过程中，需要实施特殊的光刻工艺，对通过沉积工艺形成在大约30微米深的硅衬底沟槽中的钛金属层执行图案化过程，以形成所需的钛金属层图形。由于通过旋转涂布工艺或者喷雾涂布工艺形成的光致抗蚀剂掩膜层不能完全覆盖如图1中示出的硅衬底沟槽100的顶部拐角101，后续干法蚀刻硅衬底沟槽100中的钛金属层102时，将不能获得所需的钛金属层图形。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有多个堆叠体；在所述堆叠体之间的半导体衬底中形成沟槽；在所述沟槽中沉积金属层；采用旋转涂布工艺形成光致抗蚀剂层，覆盖所述金属层、所述沟槽的侧壁以及所述堆叠体，仅露出所述沟槽的顶端拐角部分；蚀刻所述沟槽的顶端拐角部分，以使所述沟槽的顶端拐角部分发生圆化；采用喷雾涂布工艺再次形成所述光致抗蚀剂层，以覆盖前次采用所述旋转涂布工艺形成的光致抗蚀剂层以及所述发生圆化的沟槽的顶端拐角部分；图案化所述光致抗蚀剂层，并蚀刻露出的所述金属层，以形成金属层图形。
[0006]在一个示例中，所述堆叠体由自下而上层叠的氧化物介电层和锗帽层构成。
[0007]在一个示例中，所述堆叠体之间的间距为300微米-400微米，所述堆叠体的宽度为40微米-60微米。
[0008]在一个示例中，所述沟槽的深度为20微米-40微米。
[0009]在一个示例中，形成所述沟槽的工艺步骤包括:在所述半导体衬底上形成具有所述沟槽的图案的另一光致抗蚀剂层，覆盖所述堆叠体；以所述另一光致抗蚀剂层为掩膜，蚀刻所述半导体衬底，以形成所述沟槽。
[0010]在一个示例中，沉积所述金属层之后，还包括采用剥离技术去除所述另一光致抗蚀剂层的步骤。
[0011]在一个示例中，形成所述金属层图形之后，还包括采用灰化工艺去除所述光致抗蚀剂层的步骤。
[0012]在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
[0013]在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
[0014]根据本发明，可以使所述光致抗蚀剂层完全覆盖形成于所述半导体衬底中的沟槽的顶端拐角部分，确保后续蚀刻形成于所述沟槽中的金属层时可以获得所需的金属层图形。
【附图说明】
[0015]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0016]附图中:
[0017]图1为蚀刻硅衬底沟槽中的钛金属层时不能获得所需的钛金属层图形的示意性剖面图；
[0018]图2A-图2H为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0019]图3为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
【具体实施方式】
[0020]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0021]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0022]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0023][示例性实施例一]
[0024]参照图2A-图2H，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0025]首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
[0026]在半导体衬底200上形成有多个由自下而上层叠的氧化物介电层202和锗帽层203构成的堆叠体。作为示例，所述堆叠体之间的间距可以为300微米-400微米，所述堆叠体的宽度可以为40微米-60微米。形成所述堆叠体的工艺为本领域技术人员所熟习，在此不再赘述。
[0027]接下来，在所述堆叠体之间的半导体衬底200中形成沟槽201，沟槽201的顶端拐角与所述堆叠体的侧壁之间存在一定距离，该距离根据器件的制造工艺而定，在此不做具体限定。作为示例，沟槽201的深度可以为20微米-40微米。形成沟槽201的工艺步骤包括:通过涂布、曝光、显影等工艺在半导体衬底200上形成具有沟槽201的图案的光致抗蚀剂层204，覆盖所述堆叠体；以光致抗蚀剂层204为掩膜，选用深反应离子刻蚀(DRIE)方法蚀刻半导体衬底200，以形成沟槽201。
[0028]接着，如图2B所示，在沟槽201中沉积金属层205。作为示例，金属层205的构成材料可以为钛。在本实施例中，采用电子束沉积工艺在沟槽201中沉积金属层205，由于沟槽201的侧壁近乎竖直，因而只在沟槽201的底部形成金属层205，同时，为了后续实施剥离技术的需要，光致抗蚀剂层204的剖面形状呈下宽上窄的梯形，因而在光致抗蚀剂层204的侧壁和顶部均形成有金属层205。
[0029]
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子
目.ο
【背景技术】
[0002]随着半导体集成电路微细加工技术和超精密机械加工技术的发展，微机电系统(MEMS)器件日益成为最主流、最先进的产品之一，并且随着技术的更新，这类产品的发展方向是具有更小的尺寸、更高质量的电学性能和更低的功耗。
[0003]在制作MEMS中的锗帽层的过程中，需要实施特殊的光刻工艺，对通过沉积工艺形成在大约30微米深的硅衬底沟槽中的钛金属层执行图案化过程，以形成所需的钛金属层图形。由于通过旋转涂布工艺或者喷雾涂布工艺形成的光致抗蚀剂掩膜层不能完全覆盖如图1中示出的硅衬底沟槽100的顶部拐角101，后续干法蚀刻硅衬底沟槽100中的钛金属层102时，将不能获得所需的钛金属层图形。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有多个堆叠体；在所述堆叠体之间的半导体衬底中形成沟槽；在所述沟槽中沉积金属层；采用旋转涂布工艺形成光致抗蚀剂层，覆盖所述金属层、所述沟槽的侧壁以及所述堆叠体，仅露出所述沟槽的顶端拐角部分；蚀刻所述沟槽的顶端拐角部分，以使所述沟槽的顶端拐角部分发生圆化；采用喷雾涂布工艺再次形成所述光致抗蚀剂层，以覆盖前次采用所述旋转涂布工艺形成的光致抗蚀剂层以及所述发生圆化的沟槽的顶端拐角部分；图案化所述光致抗蚀剂层，并蚀刻露出的所述金属层，以形成金属层图形。
[0006]在一个示例中，所述堆叠体由自下而上层叠的氧化物介电层和锗帽层构成。
[0007]在一个示例中，所述堆叠体之间的间距为300微米-400微米，所述堆叠体的宽度为40微米-60微米。
[0008]在一个示例中，所述沟槽的深度为20微米-40微米。
[0009]在一个示例中，形成所述沟槽的工艺步骤包括:在所述半导体衬底上形成具有所述沟槽的图案的另一光致抗蚀剂层，覆盖所述堆叠体；以所述另一光致抗蚀剂层为掩膜，蚀刻所述半导体衬底，以形成所述沟槽。
[0010]在一个示例中，沉积所述金属层之后，还包括采用剥离技术去除所述另一光致抗蚀剂层的步骤。
[0011]在一个示例中，形成所述金属层图形之后，还包括采用灰化工艺去除所述光致抗蚀剂层的步骤。
[0012]在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
[0013]在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
[0014]根据本发明，可以使所述光致抗蚀剂层完全覆盖形成于所述半导体衬底中的沟槽的顶端拐角部分，确保后续蚀刻形成于所述沟槽中的金属层时可以获得所需的金属层图形。
【附图说明】
[0015]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0016]附图中:
[0017]图1为蚀刻硅衬底沟槽中的钛金属层时不能获得所需的钛金属层图形的示意性剖面图；
[0018]图2A-图2H为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0019]图3为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
【具体实施方式】
[0020]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0021]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0022]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0023][示例性实施例一]
[0024]参照图2A-图2H，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0025]首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
[0026]在半导体衬底200上形成有多个由自下而上层叠的氧化物介电层202和锗帽层203构成的堆叠体。作为示例，所述堆叠体之间的间距可以为300微米-400微米，所述堆叠体的宽度可以为40微米-60微米。形成所述堆叠体的工艺为本领域技术人员所熟习，在此不再赘述。
[0027]接下来，在所述堆叠体之间的半导体衬底200中形成沟槽201，沟槽201的顶端拐角与所述堆叠体的侧壁之间存在一定距离，该距离根据器件的制造工艺而定，在此不做具体限定。作为示例，沟槽201的深度可以为20微米-40微米。形成沟槽201的工艺步骤包括:通过涂布、曝光、显影等工艺在半导体衬底200上形成具有沟槽201的图案的光致抗蚀剂层204，覆盖所述堆叠体；以光致抗蚀剂层204为掩膜，选用深反应离子刻蚀(DRIE)方法蚀刻半导体衬底200，以形成沟槽201。
[0028]接着，如图2B所示，在沟槽201中沉积金属层205。作为示例，金属层205的构成材料可以为钛。在本实施例中，采用电子束沉积工艺在沟槽201中沉积金属层205，由于沟槽201的侧壁近乎竖直，因而只在沟槽201的底部形成金属层205，同时，为了后续实施剥离技术的需要，光致抗蚀剂层204的剖面形状呈下宽上窄的梯形，因而在光致抗蚀剂层204的侧壁和顶部均形成有金属层205。
[0029]
再多了解一些
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