一种系统级封装方法及封装结构与流程

1.本发明涉及一种半导体技术领域，尤其涉及一种系统级封装方法及封装结构。


背景技术：

2.系统级封装采用任何组合，将多个具有不同功能和采用不同工艺制备的有源元/器件、无源元/器件、mems器件、分立的kgd(known good die)诸如光电芯片、生物芯片等，在三维(x方向、y方向和z方向)集成组装成为具有多层器件结构，并且可以提供多种功能的单个标准封装件，形成一个系统或者子系统。
3.系统级封装模块将大量的电子组件，如芯片、电阻等及线路包覆在极小的封装内最大的优点是可节省空间及低耗电。无线通信模块包括wlan、bluetooth、gps、wimax和dvb
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h/t
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dmb等都可以通过系统封装模块导入电子设备中。现有的系统封装模块整合的控制芯片、电阻及电感等电子元件设于基板的表面，并且电感设置在芯片上方，如此在厚度尺寸上，系统级封装结果的厚度尺寸较大，不符合可携式产品强调的薄型化的特性。
4.因此，如何提高集成度，减小封装结构的尺寸是一个亟待解决的问题。


技术实现要素：

5.本发明的目的在于提供一种系统级封装方法及封装结构，能够减小系统封装的厚度，提高封装的集成度和整合度。
6.为了实现上述目的，本发明提供一种系统级封装方法，包括：
7.提供pcb板，所述pcb板具有正面和背面，所述正面上形成有多个裸露的第一焊垫，所述pcb板背面形成有多个裸露的第二焊垫；
8.提供第一器件晶圆，所述第一器件晶圆上形成有第一芯片，在所述第一芯片上形成有多个裸露的第三焊垫；
9.将所述第一器件晶圆与所述pcb板的正面键合，所述第一焊垫与所述第三焊垫相对围成第一间隙；
10.提供第二器件晶圆，所述第二器件晶圆上形成有第二芯片，在所述第二芯片上形成有多个裸露的第四焊垫；
11.将所述第二器件晶圆与所述pcb板的背面键合，所述第二焊垫与所述第四焊垫相对围成第二间隙；
12.采用电镀工艺在所述第一间隙和所述第二间隙内形成导电凸块，所述第一焊垫与所述第三焊垫通过所述导电凸块电连接，所述第二焊垫与所述第四焊垫通过所述导电凸块电连接。
13.本发明还提供一种系统级封装结构，包括：
14.pcb板，所述pcb板具有正面和背面，所述正面上形成有多个裸露的第一焊垫，所述背面形成有多个裸露的第二焊垫；
15.第一器件晶圆，所述第一器件晶圆上形成有第一芯片，在所述第一芯片上具有多
个裸露的第三焊垫，所述第一器件晶圆键合在所述pcb板的正面；
16.第二器件晶圆，所述第二器件晶圆上形成有第二芯片，在所述第二芯片上具有多个裸露的第四焊垫，所述第二器件晶圆键合在所述pcb板的背面；
17.导电凸块，通过电镀工艺分别形成于第一焊垫与第三焊垫之间以及第二焊垫和第四焊垫之间，并分别使第一焊垫与第三焊垫电连接以及第二焊垫与第四焊垫电连接。
18.本发明的有益效果在于：
19.本发明中的在pcb板的正面和反面均键合有第一器件晶圆和第二器件晶圆，实现了pcb板正反面与其他器件晶圆的电连接，提高了系统级封装的利用率和集成度；另外，在本发明中，通过电镀工艺在pcb板分别与第一器件晶圆和第二器件晶圆之间形成导电凸块进行电连接，简化了封装流程，加强了电连接效率以及提高了导电性能。
20.进一步地，在本发明中，pcb板分别通过可光刻的键合材料与第一器件晶圆和第二器件晶圆进行粘接，可以省去现有技术中的充填灌胶工艺。在实现粘接效果的同时，填充了pcb板与第一器件晶圆和第二器件晶圆之间的间隙，提高了系统级封装的集成度和降低了工艺的复杂度。另外，可光刻的键合材料由于弹性模量比较小，在受到热应力时很容易变形而不至于破损，从而减小第一芯片、第二芯片与pcb板的结合应力。
21.进一步地，将pcb板为多层板，可以选择单层板、双层板或多层板，根据实际需求选择不同规格的pcb板，提高了利用率，增大了灵活度。在每层板之间设置互连结构，可以实现了多层板之间的电连接，以及与外部的其他器件晶圆的电连接。
附图说明
22.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
23.图1
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图8为本发明实施例1所提供的系统级封装方法各步骤的结构示意图；
24.图9为本发明实施例2所提供的系统级封装方法对应的结构示意图；
25.图10为本发明实施例3所提供的系统级封装方法对应的结构示意图；
26.图11为本发明实施例4所提供的的系统级封装方法对应的结构示意图。
27.附图标记：
28.100、pcb板；101、第一焊垫；102、第二焊垫；103、互连结构；200、第一器件晶圆；201、第一芯片；202、第三焊垫；203、第一间隙；204、第五焊垫；300、第二器件晶圆；301、第二芯片；302、第四焊垫；303、第二间隙；400、导电凸块；500、可光刻的键合材料；600、连通孔；700、第三器件晶圆；701、第三芯片；702、第六焊垫。
具体实施方式
29.以下结合附图和具体实施例对本发明的系统级封装方法及封装结构作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例
的目的。
30.在说明书和权利要求书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
31.实施例1
32.本发明提供一种系统级封装方法，包括以下几个步骤：
33.s01、提供pcb板，pcb板具有正面和背面，正面上形成有多个裸露的第一焊垫，pcb板背面形成有多个裸露的第二焊垫；
34.s02、提供第一器件晶圆，第一器件晶圆上形成有第一芯片，在第一芯片上形成有多个裸露的第三焊垫；
35.s03、将第一器件晶圆与pcb板的正面键合，第一焊垫与第三焊垫相对围成第一间隙；
36.s04、提供第二器件晶圆，第二器件晶圆上形成有第二芯片，在第二芯片上形成有多个裸露的第四焊垫；
37.s05、将第二器件晶圆与pcb板的背面键合，第二焊垫与第四焊垫相对围成第二间隙；
38.s06、采用电镀工艺在第一间隙和第二间隙内形成导电凸块，第一焊垫与第三焊垫通过导电凸块电连接，第二焊垫与第四焊垫通过导电凸块电连接。
39.图1
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图8是本实施例系统级封装方法各步骤对应的结构示意图。下面请参考图1
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图8对系统级封装方法进行阐述。
40.请参考图1，执行步骤s01，提供pcb板100，pcb板100具有正面和背面，正面上形成有多个裸露的第一焊垫101，pcb板100背面形成有多个裸露的第二焊垫102。
41.本实施例中，pcb板100为硅衬底。在其他实施例中，pcb板100材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，pcb板100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的基板。pcb板100的材料可以是适宜于工艺需要或易于集成的材料。根据实际工艺需求，pcb板100的厚度为10微米至100微米。
42.需要说明的是，pcb板100可以采用集成电路制作技术所制成，例如在pcb板100上通过沉积、刻蚀等工艺形成n型金属氧化物半导体(n
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metal
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oxide
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semiconductor，nmos)器件和p型金属氧化物半导体(p
‑
metal
‑
oxide
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semiconductor，pmos)器件等器件，在器件上形成介质层、金属互连结构以及与金属互连结电连接的焊盘(pad)等结构。
43.请参考图1所示的pcb板100结构，pcb板100包括：至少一层板，每层板至少包括基板以及位于基板内的互连结构103，第一焊垫101位于顶层板上与互连结构103电连接。
44.在本实施例中，pcb板100为双层板，在其他实施例中pcb板100可以为一层板、三层板或多层板。
45.在双层pcb板100内部通过刻蚀工艺均形成有互连结构103，本实施例中的互连结构103为多个，相邻两层板内的互连结构103电性导通。pcb板100具有正面和背面，在正面即上一层的层板表面形成有裸露的第一焊垫101，在pcb板100的背面即下一层的层板的底面形成有裸露的第二焊垫102，第一焊垫101和第二焊垫102分别连接着互连结构103的两端，通过互连结构103实现电连接。该刻蚀工艺可以是湿法刻蚀或者干法刻蚀工艺，干法刻蚀包括但不限于反应离子刻蚀(rie)、离子束刻蚀、等离子体刻蚀。
46.第一焊垫101和第二焊垫102的材料包括：铜、钛、铝、金、锌或铬中的任意一种或它们的任意组合。
47.如图2所示，在pcb板100上形成粘接层，其中粘接层包括可光刻的键合材料500，芯片粘结膜，金属，介质层，或聚合物材料之一或组合。在本实施例中采用的可光刻的键合材料500进行粘接。在其他实施例中还可以采用芯片粘结膜，金属，介质层，或聚合物材料之一或组合。
48.可光刻的键合材料500的厚度为5μm至200μm。
49.可光刻的键合材料500包括：膜状干膜或液态干膜。具体地，可光刻的键合材料500可以为膜状干膜，膜状干膜材料的弹性模量比较小，在受到热应力时容易变形而不至于破损，有利于减小pcb板100与其他器件晶圆之间的结合应力。其中，液态干膜可以旋涂在pcb板100的表面，然后进行图形化工艺；膜状干膜可以贴覆在pcb板100的表面，然后进行图形化工艺。
50.在pcb板100的正面即上表面上形成有多个第一焊垫101，在pcb板100的背面即下表面形成有多个第二焊垫102，在每两个第一焊垫101或每两个第二焊垫102之间形成可光刻的键合材料500。可光刻的键合材料500分别形成在pcb板100的上表面和下表面，且同时裸露出多个第一焊垫101和多个第二焊垫102。本实施例中，采用可光刻的键合材料500使得pcb板100具有较高的粘结强度，具有良好的耐化学性、耐酸碱性和耐高温等特性，且有利于在较短的工艺时间内实现键合，而且粘结的材料具有可光刻性，能够利用光刻工艺实现图形化，以免采用额外的刻蚀工艺，不仅有利于简化图形化的工艺步骤、提高工艺效率和生产产能，还能够减小pcb板100和其他器件晶圆粘结的强度的影响，以减小其他器件晶圆的损伤。
51.请参考图3，执行步骤s02，提供第一器件晶圆200，第一器件晶圆200上形成有第一芯片201，在第一芯片201上形成有多个裸露的第三焊垫202。
52.提供第一器件晶圆200，在第一器件晶圆200中形成多个第一芯片201。第一器件晶圆200为完成器件制作的待封装晶圆。本实施例中，第一器件晶圆200的衬底为硅衬底。在其他实施例中，第一器件晶圆200的衬底材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。根据实际工艺需求，第一器件晶圆200的厚度为10微米至100微米。
53.本实施例中，形成在第一器件晶圆200中的多个第一芯片201可以为同一类型或不同类型的芯片。需要说明的是，第一器件晶圆200可以采用集成电路制作技术所制成，例如在衬底上通过沉积、刻蚀等工艺形成n型金属氧化物半导体(n
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metal
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oxide
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semiconductor，nmos)器件和p型金属氧化物半导体(p
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metal
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oxide
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semiconductor，
pmos)器件等器件，在器件上形成介质层、金属互连结构以及与金属互连结电连接的焊盘(pad)等结构，从而使第一器件晶圆200中形成有多个第一芯片201。
54.还需要说明的是，为了便于图示，本实施例以第一器件晶圆200中形成有二个第一芯片201为例进行说明。但第一芯片201的数量不仅限于二个。第一芯片201包括传感器模组芯片、mems芯片、滤波器芯片、逻辑芯片、存储芯片、电容、电感中的至少一种。
55.每个第一芯片201上形成有多个第三焊垫202，在本实施例中以每个第一芯片201上形成有两个第三焊垫202为例进行说明，但第三焊垫202的数量不仅限于二个。第三焊垫202的材料包括：铜、钛、铝、金、锌或铬中的任意一种或它们的任意组合。
56.请参考图4，执行步骤s03，将第一器件晶圆200与pcb板100的正面键合，第一焊垫101与第三焊垫202相对围成第一间隙203。
57.如图4所示，第一器件晶圆200与pcb板100通过可光刻的键合材料500连接。在本实施例中，pcb板100与第一器件晶圆200键合前，在pcb板100上形成可光刻的键合材料500，通过可光刻的键合材料500将第一器件晶圆200键合在pcb板100上。在其他实施例中，可光刻的键合材料500也可以形成于第一器件晶圆200上。
58.将第一器件晶圆200具有第三焊垫202的一面与pcb板100的正面相对设置并且键合，使得第一焊垫101和第三焊垫202之间围成第一间隙203。
59.在本实施例中，可光刻的键合材料500至少覆盖第一芯片201的面积的10％，用以保证第一芯片201与pcb板100之间的粘接强度。可光刻的键合材料500的厚度也会影响第一间隙203的高度。通过可光刻的键合材料500的厚度设置在上述范围内，从而保证第一间隙203的高度不至于过小。
60.本实施例中，第一间隙203的高度为5μm至200μm(例如：10μm、50μm、100μm)，在后续进行电镀工艺的过程中，不仅有利于使得电镀液容易进入第一间隙203内，还有利于避免由于第一间隙203的高度太大而导致电镀时间过长的问题，从而兼顾了电镀工艺的效率与良率。
61.请参考图5，执行步骤s04，提供第二器件晶圆300，第二器件晶圆300上形成有第二芯片301，在第二芯片301上形成有多个裸露的第四焊垫302。
62.提供第二器件晶圆300，在第二器件晶圆300中形成多个第二芯片301。第二器件晶圆300为完成器件制作的待封装晶圆。本实施例中，第二器件晶圆300的衬底为硅衬底。在其他实施例中，第二器件晶圆300的衬底材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。根据实际工艺需求，第二器件晶圆300的厚度为10微米至100微米。
63.本实施例中，形成在第二器件晶圆300中的多个第二芯片301可以为同一类型或不同类型的芯片。需要说明的是，第二器件晶圆300可以采用集成电路制作技术所制成，例如在衬底上通过沉积、刻蚀等工艺形成n型金属氧化物半导体(n
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metal
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semiconductor，nmos)器件和p型金属氧化物半导体(p
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oxide
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semiconductor，pmos)器件等器件，在器件上形成介质层、金属互连结构以及与金属互连结电连接的焊盘(pad)等结构，从而使第二器件晶圆300中形成有多个第二芯片301。
64.还需要说明的是，为了便于图示，本实施例以第二器件晶圆300中形成有二个第二
芯片301为例进行说明。但第二芯片301的数量不仅限于二个。第二芯片301包括传感器模组芯片、mems芯片、滤波器芯片、逻辑芯片、存储芯片、电容、电感中的至少一种。
65.每个第二芯片301上形成有多个第四焊垫302，在本实施例中以每个第二芯片301上形成有两个第四焊垫302为例进行说明，但第四焊垫302的数量不仅限于二个。第四焊垫302的材料包括：铜、钛、铝、金、锌或铬中的任意一种或它们的任意组合。
66.请参考图6，执行步骤s05，将第二器件晶圆300与pcb板100的背面键合，第二焊垫102与第四焊垫302相对围成第二间隙303。
67.如图6所示，第二器件晶圆300与pcb板100通过可光刻的键合材料500连接。在本实施例中，pcb板100与第二器件晶圆300键合前，在pcb板100上形成可光刻的键合材料500，通过可光刻的键合材料500将第二器件晶圆300键合在pcb板100上。在其他实施例中，可光刻的键合材料500也可以形成于第二器件晶圆300上。
68.将第二器件晶圆300具有第四焊垫302的一面与pcb板100的反面相对设置并且键合，使得第二焊垫102与第四焊垫302之间围成第二间隙303。
69.在本实施例中，第二间隙303的高度为5μm至200μm(例如：10μm、50μm、100μm)，在后续进行电镀工艺的过程中，不仅有利于使得电镀液容易进入第二间隙303内，还有利于避免由于第二间隙303的高度太大而导致电镀时间过长的问题，从而兼顾了电镀工艺的效率与良率。
70.在本实施例中，可光刻的键合材料500至少覆盖第二芯片301的面积的10％，用以保证第二芯片301与pcb板100之间的粘接强度。可光刻的键合材料500的厚度也会影响第二间隙303的高度。通过可光刻的键合材料500的厚度设置在上述范围内，从而保证第二间隙303的高度不至于过小。
71.请参考图7，执行步骤s06，采用电镀工艺在第一间隙203和第二间隙303内形成导电凸块400，第一焊垫101与第三焊垫202通过导电凸块400电连接，第二焊垫102与第四焊垫302通过导电凸块400电连接。
72.导电凸块400分别电连接第一焊垫101与第三焊垫202和第二焊垫102与第四焊垫302，从而使得相应的第一器件晶圆200和第二器件晶圆300分别与pcb板100实现电连接。
73.与传统的通过焊接的方式实现第一器件晶圆200和pcb板100的电连接与第二器件晶圆300和pcb板100之间的电连接的方案相比，首先，本实施例利用电镀工艺实现pcb板100分别与第一器件晶圆200和第二器件晶圆300的电连接，工艺流程简单，效率高。其次，导电凸块400通过电镀工艺形成，位于第一焊垫101和第三焊垫202之间的导电凸块400与位于第二焊垫102和第四焊垫302之间的导电凸块400均具有较好的连接性能，有利于提高电连接的可靠性。而且，本实施例能够在实现pcb板100分别与第一器件晶圆200和第二器件晶圆300键合之后，通过电镀工艺形成用于pcb板100分别与第一器件晶圆200和第二器件晶圆300的电连接的导电凸块400，相较于pcb板100单独与第一器件晶圆200和第二器件晶圆300焊接以实现电连接，本实施例极大地提高的导电率，导电凸块400易于实现更小的高度，从而减小成像模组的整体厚度，进而满足像成像模组的薄型化和小型化的需求。
74.本实施例中，导电凸块400的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。本实施例中，导电凸块400的材料与第一焊垫101、第二焊垫102、第三焊垫202和第四焊垫302的材料相同，这样更容易在第一间隙203和第二间隙303中形成导电凸块
400。
75.在本实施例中，电镀工艺包括化学镀。化学镀采用的镀液根据实际中需要形成的导电凸块400的材料以及第一焊垫101、第二焊垫102、第三焊垫202和第四焊垫302的材料确定。
76.通过电镀工艺形成导电凸块400，电镀工艺包括化学镀，化学镀包括：化学镀钯浸金，其中化学镍的时间为30分钟至50分钟，化学金的时间为4分钟至40分钟，化学钯的时间为7分钟至32分钟；或者，化学镍金，其中化学镍的时间为30分钟至50分钟，化学金的时间为4分钟至40分钟；或者，化学镍，其中化学镍的时间为30分钟至50分钟。
77.本实施例中，为了可以更好进行电镀工艺，可以设计第一焊垫101和第三焊垫202、第二焊垫102和第四焊垫302包括正对部分、错开部分。其中，正对部分用于保证后续形成的导电凸块400能够与第一焊垫101之间、与第二焊垫102、第三焊垫202之间以及与第四焊垫302之间均具有良好的接触，进而保证通过导电凸块400，第一焊垫101和第三焊垫202以及第二焊垫102和第四焊垫302之间能够具有良好的电性连接；错开部分更容易与电镀液接触，有利于使得在第一间隙203、第二间隙303小的情况下，电镀液也易于流入第一间隙203和第二间隙303内，进而有利于形成比较完好的导电凸块400。
78.本实施例中，电镀工艺选择化学镀钯浸金(enepig)或化学镍金(enig)时，工艺参数可以参照表1。
[0079][0080]
本实施例中，在进行化学镀之前，为了更好的完成电镀工艺，可以先对第一焊垫101、第二焊垫102、第三焊垫202和第四焊垫302的表面进行清洁，以去除第一焊垫101、第二焊垫102、第三焊垫202及第四焊垫302表面的自然氧化层、提高第一焊垫101、第二焊垫102、第三焊垫202及第四焊垫302的表面湿润度(wettability)；之后，可以进行活化工艺，促进镀层金属在待镀金属上的形核生长。
[0081]
请参考图8，形成导电凸块后，对第一器件晶圆200、第二器件晶圆300以及pcb板100进行切割，形成独立的封装体。
[0082]
本实施例中，先对第一器件晶圆200和第二器件晶圆300的背面进行减薄工艺，减薄到合适厚度，即保证位于第一器件晶圆200内的第一芯片201和位于第二器件晶圆300内的第二芯片301的性能，又能减少封装厚度。沿切割道切割第一器件晶圆200和第二器件晶圆300，将第一器件晶圆200和第二器件晶圆300分割成多块，每块包括至少一个第一芯片201和第二芯片301。切割第一器件晶圆200时，可以以第二器件晶圆300为承载。之后将切割后的一面临时键合在临时载板上，以临时载板为支撑切割第二器件晶圆300。本实施例，先切割第一器件晶圆200后切割第二器件晶圆300，在另一个实施例中，也可以先切割第二器件晶圆300后切割第一器件晶圆200。本实施例中，不同于单晶圆的切割，由于两片器件晶圆
厚度累加，且晶圆材质可能有差异，可以选用两次切割，切割需有足够的支撑，防止碎片。
[0083]
实施例2
[0084]
请参考图9，本实施例2提供另一种系统级封装方法的结构示意图，本实施例2与实施例1的区别之处在于，形成导电凸块后，在第一器件晶圆200和第二器件晶圆300上形成有连通孔600，连通孔600贯穿第一器件晶圆200和/或第二器件晶圆300并延伸至第一芯片201和/或第二芯片301。
[0085]
本实施例的连通孔600分别与第一芯片201远离第三焊垫的一面和/或第二芯片301远离第四焊垫302的一面相接触，形成有贯穿第一器件晶圆200和第二器件晶圆300的表面并延伸至芯片，该连通孔600与外部大气相通，扩展了mems芯片的应用类型，提高了封装结构的功能集成度。需要说明的是，在其他实施例中，连通孔600也可以只形成在第一芯片或第二芯片上。
[0086]
其它结构与本实施例1相同，此处不做赘述。
[0087]
实施例3
[0088]
参考图10，本实施例3提供另一种封装方法的结构示意图，本实施例3与实施例1的区别之处在于，形成导电凸块400后，在第一器件晶圆200和/或第二器件晶圆300上键合第三器件晶圆700，第一器件晶圆200和/或第二器件晶圆300分别与第三器件晶圆700通过电镀工艺电连接。
[0089]
在本实施例中，以在第一器件晶圆200上键合第三器件晶圆700为例进行描述。第一器件晶圆200包括相对的正面和背面，形成第三焊垫202的一面为第一器件晶圆200的正面，反之另一面为背面，第一器件晶圆200的背面形成有裸露的第五焊垫204，在第一器件晶圆200的背面键合第三器件晶圆700，第三器件晶圆700上形成有第三芯片701，在第三芯片701上具有裸露出的第六焊垫702，将第三芯片701键合到第一器件晶圆200的背面时，同时第五焊垫204与第六焊垫702相对设置，通过电镀工艺形成导电凸块400，从而实现第一器件晶圆200与第三器件晶圆700之间的电连接。
[0090]
第五焊垫204和第六焊垫702的材料包括：铜、钛、铝、金、锌或铬中的任意一种或它们的任意组合。
[0091]
提供第三器件晶圆700，在第三器件晶圆700中形成多个第三芯片701。第三器件晶圆700为完成器件制作的待封装晶圆。本实施例中，第三器件晶圆700的衬底为硅衬底。在其他实施例中，第三器件晶圆700的衬底材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。根据实际工艺需求，第三器件晶圆700的厚度为10微米至100微米。
[0092]
本实施例中，形成在第三器件晶圆700中的多个第三芯片701可以为同一类型或不同类型的芯片。需要说明的是，第三器件晶圆700可以采用集成电路制作技术所制成，例如在衬底上通过沉积、刻蚀等工艺形成n型金属氧化物半导体(n
‑
metal
‑
oxide
‑
semiconductor，nmos)器件和p型金属氧化物半导体(p
‑
metal
‑
oxide
‑
semiconductor，pmos)器件等器件，在器件上形成介质层、金属互连结构以及与金属互连结电连接的焊盘(pad)等结构，从而使第三器件晶圆700中形成有多个第三芯片701。
[0093]
还需要说明的是，为了便于图示，本实施例以第三器件晶圆700中形成有二个第三
芯片701为例进行说明。但第三芯片701的数量不仅限于二个。第三芯片701包括传感器模组芯片、mems芯片、滤波器芯片、逻辑芯片、存储芯片、电容、电感中的至少一种。
[0094]
其它结构与本实施例1相同，此处不做赘述。
[0095]
实施例4
[0096]
参考图11，本实施例4提供另一种系统级封装方法对应的结构示意图，本实施例4与实施例1的区别之处在于，在第一器件晶圆200、第二器件晶圆300键合在pcb板100之前，在第一器件晶圆200和第二器件晶圆300的表面分别形成可光刻的键合材料500，可光刻的键合材料500裸露出第三焊垫202和第四焊垫302，再将带有可光刻键合的材料500的第一器件晶圆200和第二器件晶圆300分别键合在pcb板100的正面和反面。
[0097]
其它结构与本实施例1相同，此处不做赘述。
[0098]
实施例5
[0099]
参考图8，本实施例5提供一种系统级封装结构，包括：pcb板100，pcb板100具有正面和背面，正面上形成有多个裸露的第一焊垫101，背面形成有多个裸露的第二焊垫102；第一器件晶圆200，第一器件晶圆200上形成有第一芯片201，在第一芯片201上具有多个裸露的第三焊垫202，第一器件晶圆200键合在pcb板100的正面；第二器件晶圆300，第二器件晶圆300上形成有第二芯片301，在第二芯片301上具有多个裸露的第四焊垫302，第二器件晶圆300键合在pcb板100的背面；导电凸块400，通过电镀工艺分别形成于第一焊垫101与第三焊垫202之间以及第二焊垫102和第四焊垫302之间，并分别使第一焊垫101与第三焊垫202电连接以及第二焊垫102与第四焊垫302电连接。
[0100]
pcb板100具有正面和反面，在pcb板100的正面形成有多个裸露的第一焊垫101，在其反面形成有多个裸露的第二焊垫102，第一焊垫101的上表面与pcb板100的上表面持平，第二焊垫102的下表面与pcb板100的底面持平。在第一器件晶圆200内形成有多个第一芯片201，且每个第一芯片201上具有多个裸露的第三焊垫202，第三焊垫202的一侧表面与第一芯片201的表面持平。在第二器件晶圆300内形成有多个第二芯片301，且每个第二芯片301上具有多个裸露的第四焊垫302，第四焊垫302的一侧表面与第二芯片301的表面持平。将第一器件晶圆200具有第三焊垫202的一面与pcb板100的正面相对设置并键合在一起，同时第一焊垫101和第三焊垫202相对设置，通过电镀工艺形成导电凸块400，用于连接第一焊垫101和第三焊垫202，从而实现pcb板100与第一器件晶圆200的电性导通。同样，将第二器件晶圆300具有第四焊垫302的一面与pcb板100的反面相对设置并键合在一起，同时第二焊垫102和第四焊垫302相对设置，通过电镀工艺形成导电凸块400，用于连接第二焊垫102和第四焊垫302，从而实现pcb板100与第二器件晶圆300的电性导通。
[0101]
在本实施例中，pcb板100为硅衬底。在其他实施例中，pcb板100材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，pcb板100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的基板。pcb板100的材料可以是适宜于工艺需要或易于集成的材料。根据实际工艺需求，pcb板100的厚度为10微米至100微米。
[0102]
需要说明的是，pcb板100可以采用集成电路制作技术所制成，例如在基板上通过沉积、刻蚀等工艺形成n型金属氧化物半导体(n
‑
metal
‑
oxide
‑
semiconductor，nmos)器件和p型金属氧化物半导体(p
‑
metal
‑
oxide
‑
semiconductor，pmos)器件等器件，在器件上形成介质层、金属互连结构以及与金属互连结电连接的焊盘(pad)等结构。
[0103]
第一焊垫101、第二焊垫102、第三焊垫202和第四焊垫302的材料包括：铜、钛、铝、金、锌或铬中的任意一种或它们的任意组合。
[0104]
第一器件晶圆200和第二器件晶圆300为完成器件制作的待封装晶圆。本实施例中，第一器件晶圆200和第二器件晶圆300的衬底为硅衬底。在其他实施例中，第一器件晶圆200和第二器件晶圆300的衬底材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。根据实际工艺需求，第一器件晶圆200和第二器件晶圆300的厚度为10微米至100微米。
[0105]
还需要说明的是，为了便于图示，本实施例以第一器件晶圆200中形成有二个第一芯片201和第二器件晶圆300中形成有二个第二芯片301为例进行说明。但第一芯片201和第二芯片301的数量不仅限于二个。第一芯片201和第二芯片301包括传感器模组芯片、mems芯片、滤波器芯片、逻辑芯片、存储芯片、电容、电感中的至少一种。
[0106]
本实施例中，导电凸块400的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。本实施例中，导电凸块400的材料与第一焊垫101、第二焊垫102、第三焊垫202和第四焊垫302的材料相同，这样更容易在第一焊垫101、第二焊垫102、第三焊垫202和第四焊垫302中形成导电凸块400。
[0107]
第一器件晶圆200和第二器件晶圆300通过可光刻的键合材料500分别与pcb板100粘结，可光刻的键合材料500裸露出第一焊垫101和第二焊垫102。可光刻的键合材料500至少分别覆盖第一器件晶圆200和第二器件晶圆300面积的10％。可光刻的键合材料500的厚度为5μm至200μm。
[0108]
可光刻的键合材料500分别位于第一器件晶圆200与pcb板100之间和第二器件晶圆300与pcb板100之间。pcb板100与第一器件晶圆200和第二器件晶圆300的键合采用可光刻的键合材料500进行粘接固定，提高了其利用率，且能在更多的封装场合中使用，提高了其集成度。
[0109]
实施例6
[0110]
请参考图9，本实施例6提供另一种系统级封装结构的结构示意图，本实施例6与实施例5的区别之处在于，在第一器件晶圆200和第二器件晶圆300上设有连通孔600，连通孔600贯穿第一器件晶圆200和/或第二器件晶圆300并延伸至第一芯片201和/或第二芯片301。
[0111]
本实施例的连通孔600分别与第一芯片201远离第三焊垫的一面和/或第二芯片301远离第四焊垫302的一面相接触，形成有贯穿第一器件晶圆200和第二器件晶圆300的表面并延伸至芯片，该连通孔600与外部大气相通，扩展了mems芯片的应用类型，提高了封装结构的功能集成度。需要说明的是，在其他实施例中，连通孔600也可以只形成在第一芯片或第二芯片上。
[0112]
其它结构与本实施例5相同，此处不做赘述。
[0113]
实施例7
[0114]
参考图10，本实施例7提供另一种封装结构的结构示意图，本实施例7与实施例5的区别之处在于，本实施例的系统级封装结构，还包括：在第一器件晶圆200和/或第二器件晶圆300上键合第三器件晶圆700，第一器件晶圆200和/或第二器件晶圆300分别与第三器件
晶圆700通过电镀工艺电连接。
[0115]
在本实施例中，以在第一器件晶圆200上键合第三器件晶圆700为例进行描述。第一器件晶圆200包括相对的正面和背面，形成第三焊垫202的一面为第一器件晶圆200的正面，反之另一面为背面，第一器件晶圆200的背面形成有裸露的第五焊垫204，在第一器件晶圆200的背面键合第三器件晶圆700，第三器件晶圆700上形成有第三芯片701，在第三芯片701上具有裸露出的第六焊垫702，将第三芯片701键合到第一器件晶圆200的背面时，同时第五焊垫204与第六焊垫702相对设置，通过电镀工艺形成导电凸块400，从而实现第一器件晶圆200与第三器件晶圆700之间的电连接。
[0116]
其它结构与本实施例5相同，此处不做赘述。
[0117]
需要说明的是，本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
[0118]
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。