半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着集成电路的制造向超大规模集成电路(ulsi)发展，其内部的电路密度越来越大，所含元件数量不断增加，使得晶片的表面无法提供足够的面积来制造所需的互连线。为了配合元件缩小后所增加的互连线需求，利用金属互连线及通孔互连结构实现的两层以上的多层金属互连结构的设计，成为超大规模集成电路技术所必须采用的方法。
3.在半导体器件的后段制作过程中，通常需要进行金属互连结构形成工艺。所述金属互连结构形成工艺通常在半导体衬底上进行，所述半导体衬底上通常具有有源区，所述有源区上形成有诸如晶体管和电容器等半导体器件。金属互连结构中，通常可有多层通孔互连结构和金属互连线，多层金属互连线之间可以通过通孔互连结构电连接。在前一层通孔互连结构上形成后一层金属互连线、或在前一层金属互连线上形成后一层通孔互连结构时，通常先在前一层通孔互连结构或金属互连线上形成层间介质层，之后在层间介质层中形成通孔(via)和互连沟槽(trench)，最后采用金属填充通孔和互连沟槽，形成后一层通孔互连结构或金属互连线。
4.其中，在形成通孔或互连沟槽后，采用金属填充通孔和沟槽之前，通常还在通孔或互连沟槽的底面和侧壁形成扩散阻挡层。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于优化半导体结构的性能。
6.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成第一介质层以及位于所述第一介质层中的第一互连线，所述第一介质层露出所述第一互连线的顶面；形成覆盖所述第一介质层和所述第一互连线的第二介质层；刻蚀部分厚度的所述第二介质层，在所述第二介质层中形成互连沟槽；形成贯穿所述互连沟槽部分底部的第二介质层的导电通孔，所述导电通孔的底部露出所述第一互连线，且所述导电通孔与互连沟槽相连通；形成位于所述互连沟槽的底面和侧壁、以及位于所述导电通孔的侧壁的扩散阻挡结构层，所述扩散阻挡结构层露出位于所述导电通孔底部的第一互连线；通过填充工艺，在所述扩散阻挡结构层上形成位于所述导电通孔中的通孔互连结构、以及位于所述互连沟槽中的第二互连线，所述通孔互连结构与所述第一互连线直接接触。
7.相应的，本发明实施例还提供一种半导体结构，包括：基底；第一介质层，位于所述基底上；第一互连线，位于所述第一介质层中；第二介质层，覆盖所述第一介质层和所述第一互连线；通孔互连结构，位于所述第一互连线上方的第二介质层中且与所述第一互连线直接接触；第二互连线，位于所述通孔互连结构上方的第二介质层中且与所述通孔互连结
构相接触；扩散阻挡结构层，位于所述第二互连线与所述第二介质层之间、以及位于所述通孔互连结构侧壁与所述第二介质层之间。
8.与现有技术相比，本发明实施例的技术方案具有以下优点：
9.本发明实施例提供的半导体结构的形成方法中，形成位于所述互连沟槽的底面和侧壁、以及位于所述导电通孔的侧壁的扩散阻挡结构层，所述扩散阻挡结构层露出位于所述导电通孔底部的第一互连线；因此，本发明实施例所述导电通孔的底部未形成有扩散阻挡结构层，从而在形成位于所述导电通孔中的通孔互连结构的步骤中，所述通孔互连结构能够与所述第一互连线直接接触，有利于减小所述通孔互连结构与所述第一互连线之间的接触电阻，进而有利于提高所述通孔互连结构与所述第一互连线之间的接触性能，相应优化了半导体结构的性能。
附图说明
10.图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
11.图5至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
12.在互连工艺中，通常利用通孔互连结构来连接上下两层互连线。但是，目前通孔互连结构与下层的互连线之间的接触电阻较高，导致器件的性能不佳。现结合一种半导体结构的形成方法分析器件的性能不佳的原因。
13.图1至图4示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
14.参考图1，提供基底1；在所述基底1上形成第一介质层2以及位于所述第一介质层2中的第一互连线3，所述第一介质层2露出所述第一互连线3的顶面；形成覆盖所述第一介质层2和所述第一互连线3的第二介质层4。
15.参考图2，刻蚀部分厚度的所述第二介质层4，在所述第二介质层4中形成互连沟槽5；形成贯穿所述互连沟槽5部分底部的第二介质层4的导电通孔6，所述导电通孔6的底部露出所述第一互连线3，且所述导电通孔6与互连沟槽5相连通。
16.参考图3，形成位于所述互连沟槽5的底面和侧壁、以及位于所述导电通孔6的底面和侧壁的扩散阻挡层7。
17.参考图4，通过填充工艺，在所述扩散阻挡层7上形成位于所述导电通孔6中的通孔互连结构8、以及位于所述互连沟槽5中的第二互连线9。
18.上述形成方法中，在形成导电通孔6后，形成位于所述互连沟槽5的底面和侧壁、以及位于所述导电通孔6的底面和侧壁的扩散阻挡层7，所述扩散阻挡层7还用于防止所述通孔互连结构8或所述第二互连线9向所述第二介质层4中发生扩散，从而改善电迁移的问题，。
19.但是，扩散阻挡层7形成于所述通孔互连结构8与所述第一互连线3之间，与所述通孔互连结构8、第一互连线3或第二互连线9的材料相比，扩散阻挡层7的材料的电导率较低，扩散阻挡层7的材料的导电性能较差，扩散阻挡层7形成于所述通孔互连结构8与所述第一互连线3之间，导致通孔互连结构8与第一互连线3之间不能够直接接触，从而容易导致通孔
互连结构8与第一互连线3之间的接触电阻较高，进而降低了通孔互连结构8与第一互连线3之间的接触性能，导致形成的半导体结构的性能不佳。
20.而且，随着器件特征尺寸的进一步缩小，所述扩散阻挡层7对半导体结构的互连性能的影响越来越大。
21.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成第一介质层以及位于所述第一介质层中的第一互连线，所述第一介质层露出所述第一互连线的顶面；形成覆盖所述第一介质层和所述第一互连线的第二介质层；刻蚀部分厚度的所述第二介质层，在所述第二介质层中形成互连沟槽；形成贯穿所述互连沟槽部分底部的第二介质层的导电通孔，所述导电通孔的底部露出所述第一互连线，且所述导电通孔与互连沟槽相连通；形成位于所述互连沟槽的底面和侧壁、以及位于所述导电通孔的侧壁的扩散阻挡结构层，所述扩散阻挡结构层露出位于所述导电通孔底部的第一互连线；通过填充工艺，在所述扩散阻挡结构层上形成位于所述导电通孔中的通孔互连结构、以及位于所述互连沟槽中的第二互连线，所述通孔互连结构与所述第一互连线直接接触。
22.本发明实施例提供的半导体结构的形成方法中，形成位于所述互连沟槽的底面和侧壁、以及位于所述导电通孔的侧壁的扩散阻挡结构层，所述扩散阻挡结构层露出位于所述导电通孔底部的第一互连线；因此，本发明实施例所述导电通孔的底部未形成有扩散阻挡结构层，从而在形成位于所述导电通孔中的通孔互连结构的步骤中，所述通孔互连结构能够与所述第一互连线直接接触，有利于减小所述通孔互连结构与所述第一互连线之间的接触电阻，进而有利于提高所述通孔互连结构与所述第一互连线之间的接触性能，相应优化了半导体结构的性能。
23.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
24.图5至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
25.参考图5，提供基底100。
26.所述基底100用于为工艺制程提供工艺平台。
27.本实施例中，所述基底100中可以形成有晶体管、电容器等半导体器件，所述基底100中还可以形成有电阻结构、导电结构等功能结构。
28.继续参考图5，在所述基底100上形成第一介质层110以及位于所述第一介质层110中的第一互连线111，所述第一介质层110露出所述第一互连线111的顶面。
29.本实施例中，所述第一介质层110为金属层间介质(inter metal dielectric，imd)层。所述第一介质层110用于实现后段(back end of line，beol)制程中相邻互连线之间的电隔离。具体地，所述第一介质层110用于电隔离相邻所述第一互连线111。
30.为此，所述第一介质层110的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。
31.本实施例中，所述第一介质层110的材料为超低k介质材料，从而降低后段互连结构之间的寄生电容，进而减小后段rc延迟。具体地，所述超低k介质材料可以为sioch。
32.本实施例中，以所述第一介质层110为单层结构作为一种示例。在其他实施例中，所述第一介质层还可以为多层结构。
33.所述第一互连线111与所述基底100电连接，例如：所述第一互连线111与基底100中的晶体管电连接，从而使所述晶体管与外部电路或其他互连结构电连接。
34.所述第一介质层110露出第一互连线111的顶面，以便后续形成与第一互连线111电连接的互连结构。
35.本实施例中，所述第一互连线111为金属线。
36.作为一种示例，本实施例中，所述第一互连线111为单层结构，所述第一互连线111的材料为铜。铜的电阻率较低，有利于改善后段rc的信号延迟，提高芯片的处理速度，同时还有利于降低所述第一互连线111的电阻，相应降低了功耗。
37.在其他实施例中，所述第一互连线的材料还可以为钴、钨、铝等导电材料，所述第一互连线还可以为多层结构。
38.本实施例中，所述第一互连线111的底面和侧壁上还形成有第三扩散阻挡层112。所述第三扩散阻挡层112用于提高所述第一互连线111与第一介质层110之间的粘附性，所述第三扩散阻挡层112还用于减小所述第一互连线111的材料向第一介质层110中扩散的概率。本实施例中，所述第三扩散阻挡层112的材料为氮化钽。
39.本实施例中，以在所述基底100上形成第一介质层110和第一互连线111作为一种示例。在实际工艺中，所述第一介质层110与基底100之间还能够形成有一层或多层的介质层，且每层一介质层中都能够形成有互连线或导电插塞。
40.参考图6，形成覆盖所述第一介质层110和所述第一互连线111的第二介质层120。
41.后续步骤还包括：在所述第二介质层120中形成互连沟槽；形成贯穿所述互连沟槽部分底部的第二介质层120的导电通孔；形成位于所述导电通孔中的通孔互连结构、以及位于所述互连沟槽中的第二互连线。
42.所述第二介质层120也为金属层间介质层。所述第二介质层120用于实现所述通孔互连结构之间的电隔离、以及所述第二互连线之间的电隔离。
43.为此，所述第二介质层120的材料为低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等。
44.本实施例中，所述第二介质层120的材料为超低k介质材料，从而降低后段互连结构之间的寄生电容，进而减小后段rc延迟。具体地，所述超低k介质材料可以为sioch。
45.本实施例中，以所述第二介质层120为单层结构作为一种示例。在其他实施例中，所述第二介质层还可以为多层结构。
46.本实施例中，采用沉积工艺，形成所述第二介质层120。
47.参考图7，刻蚀部分厚度的所述第二介质层120，在所述第二介质层120中形成互连沟槽10。
48.所述互连沟槽10用于为形成第二互连线提供空间位置。
49.本实施例中，形成所述互连沟槽10的步骤包括：在所述第二介质层120上形成硬掩膜层130；以所述硬掩膜层130为掩膜，刻蚀部分厚度的所述第二介质层120，形成所述互连沟槽10。
50.本实施例中，所述硬掩膜层130为金属硬掩膜层，硬掩膜层130用于作为形成互连
沟槽10的刻蚀掩膜。
51.本实施例中，所述硬掩膜层130的材料为氮化钛。
52.本实施例中，采用干法刻蚀工艺，例如：各向异性的干法刻蚀工艺，刻蚀部分厚度的所述第二介质层120，形成所述互连沟槽10。
53.各向异性的干法刻蚀工艺具有各向异性的刻蚀特性，有利于提高刻蚀的剖面控制性，相应有利于提高所述互连沟槽10的剖面形貌质量，而且，还有利于对所述互连沟槽10的深度进行精确控制。
54.结合参考图8，在形成所述互连沟槽10后，所述半导体结构的形成方法还包括：去除所述硬掩膜层130，露出所述第二介质层120的顶面。
55.后续步骤还包括：形成位于所述互连沟槽10中的第二互连线，形成第二互连线通常包括在第二介质层120上形成填充互连沟槽10的导电层、以及去除高于第二介质层120的导电层的步骤，本实施例中，通过去除所述硬掩膜层130以露出所述第二介质层120的顶面，从而导电层仅需填充于形成在部分厚度第二介质层120中的互连沟槽10中，而不需填充于硬掩膜层130围成的凹槽中，这有利于减小需要填充的导电层的厚度，从而有利于提升导电层在互连沟槽10中的填充能力，进而有利于提升第二互连线的形成质量。
56.本实施例中，采用干法刻蚀工艺，去除所述硬掩膜层130。
57.本实施例中，以在形成所述互连沟槽10后，形成第一扩散阻挡层之前，去除所述硬掩膜层作为一种示例。在其他实施例中，根据实际的需求，在形成互连沟槽后，还可以保留所述硬掩膜层。
58.继续参考图8，在形成所述互连沟槽10后，所述半导体结构的形成方法还包括：在所述互连沟槽10的底部和侧壁形成第一扩散阻挡层140。
59.所述第一扩散阻挡层140用于防止第二互连线的材料向所述第二介质层120中扩散，从而改善电迁移(electro migration，em)的问题；而且，所述第一扩散阻挡层140还用于防止所述第二介质层120中的碳原子、氧原子等杂质向第二互连线中扩散，以上两方面均有利于提高半导体结构的可靠性。
60.本实施例中，形成所述第一扩散阻挡层140的步骤中，所述第一扩散阻挡层140形成于所述互连沟槽10的底部和侧壁、以及所述第二介质层120的顶面。
61.所述第一扩散阻挡层140的材料包括钽、氮化钽、钛、氮化钛、钴、锰、氧化锰、氮化钌和钌中的一种或多种。本实施例中，所述第一扩散阻挡层140的材料为钽。
62.本实施例中，形成所述第一扩散阻挡层140的步骤中，位于所述互连沟槽10底部的第一扩散阻挡层140具有第一厚度，位于所述互连沟槽10侧壁的第一扩散阻挡层140具有第二厚度，所述第一厚度大于所述第二厚度。
63.后续步骤还包括：形成贯穿所述互连沟槽10部分底部的第二介质层120的导电通孔；在所述导电通孔和所述互连沟槽10的侧壁形成第二扩散阻挡层，所述第二扩散阻挡层和所述第一扩散阻挡层140用于构成扩散阻挡结构层；其中，形成第二扩散阻挡层的步骤包括：在所述导电通孔的底部和侧壁、以及所述互连沟槽10的底部和侧壁上形成阻挡材料层；去除位于所述互连沟槽10底部和所述导电通孔底部的阻挡材料层。
64.本实施例中，通过使所述第一厚度大于所述第二厚度，使位于所述互连沟槽10底部的第一扩散阻挡层140更厚，从而在后续去除位于所述互连沟槽10底部和所述导电通孔
底部的阻挡材料层的步骤中，有利于防止出现位于互连沟槽10底部的第一扩散阻挡层140也被全部去除的问题，进而有利于保证位于互连沟槽10底部的第一扩散阻挡层140能够保留部分厚度，相应保证所述扩散阻挡结构层的防扩散能力。
65.所述第二厚度与第一厚度之差不宜过小，也不宜过大。如果所述第二厚度与第一厚度之差过小，当位于互连沟槽10侧壁的第一扩散阻挡层140厚度较小时，位于互连沟槽10底部的第一扩散阻挡层140的厚度也较小，在后续去除位于所述互连沟槽10底部和所述导电通孔底部的阻挡材料层的步骤中，难以保证位于互连沟槽10底部的第一扩散阻挡层140能够保留部分厚度；如果所述第二厚度与第一厚度之差过大，容易导致位于互连沟槽10底部的第一扩散阻挡层140的厚度过大，位于互连沟槽10底部的第一扩散阻挡层140容易占据较多的空间，从而容易减小后续第二互连线的形成空间。为此，本实施例中，所述第二厚度与所述第一厚度之差为1埃米至30埃米。
66.形成所述第一扩散阻挡层140的厚度包括物理气相沉积工艺、原子层沉积工艺和化学气相沉积工艺中的一种或多种。
67.本实施例中，采用物理气相沉积(physical vapour deposition，pvd)工艺，形成所述第一扩散阻挡层140。物理气相沉积工艺的成本低、与后段互连工艺的兼容性高，且物理气相沉积工艺的阶梯覆盖能力较低，通过选用物理气相沉积工艺，有利于使第二厚度大于第一厚度。具体地，所述物理气相沉积工艺可以为溅射工艺等。
68.参考图9至图11，形成贯穿所述互连沟槽10部分底部的第二介质层120的导电通孔20，所述导电通孔20的底部露出所述第一互连线111，且所述导电通孔20与互连沟槽10相连通。
69.所述导电通孔20用于为形成通孔互连结构提供空间位置。
70.所述导电通孔20与互连沟槽10相连通，从而使后续形成的通孔互连结构与第二互连线为一体结构。
71.本实施例中，形成所述导电通孔20的步骤包括：刻蚀所述互连沟槽10部分底部的第一扩散阻挡层140和第二介质层120，在所述互连沟槽10部分底部的第二介质层120和第一扩散阻挡层140中形成露出所述第一互连线140的导电通孔20。
72.具体地，本实施例中，形成所述导电通孔20的步骤包括：
73.如图9所示，在所述第二介质层120上形成填充所述互连沟槽10的图形层142，所述图形层142具有位于部分所述第一互连线111上方的图形开口30。
74.所述图形层142用于作为形成导电通孔的刻蚀掩膜。
75.本实施例中，所述图形层142的材料包括光刻胶。所述图形层142能够通过光刻胶涂布、曝光、显影等光刻工艺形成。
76.本实施例中，在形成所述图形层142之前，所述半导体结构的形成方法还包括：形成填充所述互连沟槽10的填充层141。相应地，所述图形层142形成在所述填充层141上。
77.所述填充层141用于为形成图形层142提供平坦的表面，从而有利于提高图形层142的图形质量和尺寸精度。
78.本实施例中，所述填充层141的材料包括旋涂碳(spin-on-carbon，soc)。旋涂碳的填充性能较好，形成工艺简单。
79.如图10所示，以所述图形层142为掩膜，沿所述图形开口30刻蚀所述第一扩散阻挡
层140，形成贯穿所述第一扩散阻挡层140的初始通孔(未标示)。
80.在形成贯穿所述第一扩散阻挡层140的初始通孔后，剩余的第一扩散阻挡层140能够作为刻蚀第二介质层120以形成导电通孔的自对准停止层。具体地，所述互连沟槽10沿平行于基底100的方向延伸，互连沟槽10的俯视图图形为长条形结构，在形成初始通孔后，剩余的第一扩散阻挡层140能够在沿平行于基底100方向且沿互连沟槽10的宽度方向上作为自对准停止层，从而定义导电通孔20的形成区域，使所述导电通孔能够形成在互连沟槽10内。
81.本实施例中，以所述图形层142为掩膜，沿所述图形开口30刻蚀所述填充层141以及第一扩散阻挡层140，形成初始通孔。
82.本实施例中，采用干法刻蚀工艺，例如：各向异性的干法刻蚀工艺，沿所述图形开口30刻蚀所述填充层141以及第一扩散阻挡层140，形成所述初始通孔。
83.如图10所示，刻蚀所述初始通孔下方的第二介质层120，形成所述导电通孔20。
84.在刻蚀初始通孔下方的第二介质层120的过程中，刻蚀第二介质层120的工艺对第一扩散阻挡层140刻蚀速率低，从而使第一扩散阻挡层140能够在沿平行于基底100且沿互连沟槽10的宽度方向上，定义导电通孔20的位置，有利于降低形成导电通孔20的工艺难度、增大形成导电通孔20的工艺窗口。
85.本实施例中，采用干法刻蚀工艺，刻蚀所述初始通孔下方的第二介质层120。
86.具体地，通过调整刻蚀气体类型以及刻蚀参数，在同一反应腔室中，依次刻蚀所述第一扩散阻挡层140形成所述初始通孔、以及刻蚀初始通孔下方的第二介质层120形成所述导电通孔20。
87.作为一种示例，本实施例中，以所述图形层142为掩膜，依次沿所述图形开口30刻蚀所述第一扩散阻挡层140和第二介质层120，形成所述导电通孔20。
88.在其他实施例中，在沿图形开口刻蚀第一扩散阻挡层形成初始通孔后，在刻蚀初始通孔下方的第二介质层中，即使所述图形层发生损耗，剩余的第一扩散阻挡层也能够继续作为刻蚀第二介质层以形成导电通孔的掩膜，使剩余的第一扩散阻挡层能够在沿平行于基底且沿互连沟槽的宽度方向上作为自对准停止层，从而定义导电通孔的形成区域，使导电通孔在沿互连沟槽的宽度方向上与互连沟槽对准，进而有利于提高工艺稳定性。
89.在另一些实施例中，当所述第二介质层上还保留有硬掩膜层时，在形成导电通孔的过程中，所述硬掩膜层也能够在平行于基底且沿互连沟槽的宽度方向上，定义导电通孔的形成区域，相应使导电通孔在沿互连沟槽的宽度方向上与互连沟槽对准。
90.结合参考图11，形成导电通孔20之后，去除所述图形层141和填充层142。具体地，采用灰化工艺或湿法去胶工艺，去除所述图形层141和填充层142。
91.参考图12至图13，形成位于所述互连沟槽10的底面和侧壁、以及位于所述导电通孔20的侧壁的扩散阻挡结构层160(如图13所示)，所述扩散阻挡结构层160露出位于所述导电通孔20底部的第一互连线111。
92.本发明实施例提供的半导体结构的形成方法中，形成位于所述互连沟槽10的底面和侧壁、以及位于所述导电通孔20的侧壁的扩散阻挡结构层160，所述扩散阻挡结构层160露出位于所述导电通孔20底部的第一互连线111；因此，本发明实施例所述导电通孔20的底部未形成有扩散阻挡结构层160，从而在形成位于所述导电通孔20中的通孔互连结构的步
骤中，所述通孔互连结构能够与所述第一互连线111直接接触，有利于减小所述通孔互连结构与所述第一互连线111之间的接触电阻，进而有利于提高所述通孔互连结构与所述第一互连线111之间的接触性能，相应优化了半导体结构的性能。
93.所述扩散阻挡结构层160用于防止第二互连线和通孔互连结构的材料向所述第二介质层120中扩散，从而改善电迁移(electro migration，em)的问题；而且，所述扩散阻挡结构层160还用于防止所述第二介质层120中的碳原子、氧原子等杂质向第二互连线和通孔互连结构中扩散，以上两方面均有利于提高半导体结构的可靠性。
94.本实施例中，形成所述扩散阻挡结构层160的步骤包括：在所述导电通孔20和所述互连沟槽10的侧壁形成第二扩散阻挡层150，所述第二扩散阻挡层150露出所述导电通孔20底部的第一互连线111，所述第二扩散阻挡层150和所述第一扩散阻挡层140用于构成所述扩散阻挡结构层160。
95.所述第二扩散阻挡层150的材料包括钽、氮化钽、钛、氮化钛、钴、锰、氧化锰、氮化钌和钌中的一种或多种。本实施例中，所述第二扩散阻挡层150的材料为氮化钽。
96.所述第二扩散阻挡层150的厚度不宜过小，也不宜过大。如果所述第二扩散阻挡层150的厚度过小，容易导致位于所述导电通孔20侧壁的第二扩散阻挡层150的防扩散阻挡能力过低；如果所述第二扩散阻挡层150的厚度过大，容易导致所述第二扩散阻挡层150占据导电通孔20过多的空间，这容易导致后续形成的通孔互连结构的体积过小，相应容易增加通孔互连结构的电阻。为此，本实施例中，所述第二扩散阻挡层150的厚度为5埃米至30埃米。
97.具体地，本实施例中，形成所述第二扩散阻挡层150的步骤包括：
98.如图12所示，在所述导电通孔20的底部和侧壁、以及所述互连沟槽10的底部和侧壁上形成阻挡材料层145。
99.阻挡材料层145用于形成第二扩散阻挡层150。
100.本实施例中，阻挡材料层145还形成在位于第二介质层120上的第一扩散阻挡层140上。
101.形成所述阻挡材料层145的步骤中，位于所述互连沟槽10底部和导电通孔20底部的阻挡材料层145具有第三厚度，位于所述互连沟槽10侧壁和导电通孔20侧壁的阻挡材料层145具有第四厚度，所述第三厚度大于或等于所述第四厚度，且所述第三厚度与所述第四厚度的差值小于所述第一厚度与所述第二厚度的差值。
102.所述第三厚度与第四厚度的差值小于第一厚度与第二厚度的差值，也就是说，与位于互连沟槽10底部和侧壁的第一扩散阻挡层140相比，位于互连沟槽10和导电通孔20侧壁的阻挡材料层145、与位于互连沟槽10和导电通孔20底部的阻挡材料层145的厚度差较小，从而有利于保证位于导电通孔20侧壁的阻挡材料层145的厚度不至于过小，进而有利于保证后续位于导电通孔20侧壁的第二扩散阻挡层150的防扩散阻挡能力。
103.形成所述阻挡材料层145的工艺包括原子层沉积工艺、物理气相沉积工艺和化学气相沉积工艺中的一种或多种。
104.本实施例中，采用原子层沉积工艺，形成所述阻挡材料层145。原子层沉积工艺的阶梯覆盖能力较强，有利于提高阻挡材料层145的保形覆盖能力，相应有利于提高所述阻挡材料层145的厚度均一性，使第三厚度与第四厚度的差值较小，而且，原子层沉积工艺包括
进行多次的原子层沉积循环，有利于提高所述阻挡材料层145的致密度，进而有利于提高第二扩散阻挡层的防扩散阻挡能力。
105.如图13所示，去除位于所述互连沟槽10底部和所述导电通孔20底部的阻挡材料层145，位于所述互连沟槽10侧壁和导电通孔20侧壁的剩余所述阻挡材料层145用于作为所述第二扩散阻挡层150。
106.本实施例中，采用各向异性的干法刻蚀工艺，去除位于所述互连沟槽10底部和所述导电通孔20底部的阻挡材料层145。
107.各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，有利于减小对位于互连沟槽10和导电通孔20侧壁的阻挡材料层145的横向刻蚀，从而在去除位于所述互连沟槽10底部和所述导电通孔20底部的阻挡材料层145的同时，使位于互连沟槽10和导电通孔20侧壁的阻挡材料层145能够被保留作为所述第二扩散阻挡层150，且本实施例在形成第二扩散阻挡层150的过程中，不需额外形成一张光罩(mask)，有利于节约成本。
108.本实施例中，去除位于所述互连沟槽10底部和所述导电通孔20底部的阻挡材料层145步骤中，还去除位于所述互连沟槽10底部的部分厚度所述第一扩散阻挡层140、以及位于第二介质层120上方的阻挡材料层145。
109.参考图14和图15，通过填充工艺，在所述扩散阻挡结构层160上形成位于所述导电通孔20中的通孔互连结构170(如图15所示)、以及位于所述互连沟槽10中的第二互连线180(如图15所示)，所述通孔互连结构170与所述第一互连线111直接接触。
110.本实施例中，所述扩散阻挡结构层160露出所述导电通孔20底部的第一互连线111，因此，在形成通孔互连结构170的过程中，通孔互连结构170能够与第一互连线111直接接触，这有利于减小通孔互连结构170与所述第一互连线111之间的接触电阻，相应有利于提高所述互连结构170与第一互连线111之间的接触性能，进而有利于提高后段互连的rc性能。
111.通孔互连结构170用于实现所述第一互连线111与其他互连结构或外部电路之间的电连接。具体地，通孔互连结构170使第一互连线111与第二互连线180之间实现电连接。
112.第二互连线180用于使通孔互连结构170与外部电路或其他互连结构实现电连接。
113.本实施例中，所述导电通孔20与所述互连沟槽10相连通，因此，所述通孔互连结构170与所述第二互连线180为一体型结构，从而有利于提高通过互连结构170和第二互连线180之间的接触性能，进而提高通孔互连结构170与第二互连线180之间的信号响应速度。
114.本实施例中，所述通孔互连结构170与第二互连线180的材料相同。所述通孔互连结构170和第二互连线180的材料为铜。在其他实施例中，所述通孔互连结构和第二互连线的材料还可以为钴、钨、铝等导电材料。
115.本实施例中，形成所述通孔互连结构170和第二互连线180的步骤包括：如图14所示，形成填充于所述导电通孔20和互连沟槽10的导电层165，所述导电层165还覆盖位于第二介质层120上的第一扩散阻挡层140；去除高于所述第二介质层120的导电层165和第一扩散阻挡层140，位于导电通孔20中的剩余导电层165用于作为所述通孔互连结构170，位于互连沟槽10中的剩余导电层165用于作为所述第二互连线180。
116.本实施例中，采用电化学镀工艺，形成所述导电层165。
117.本实施例中，采用化学机械研磨工艺，去除高于所述第二介质层120的导电层165
和第一扩散阻挡层140。
118.本实施例中，以所述通孔互连结构170和第二互连线180为单层结构作为一种示例。在其他实施例中，根据实际的工艺需求，所述通孔互连结构和第二互连线也可以为多层结构，所述通孔互连结构和第二互连线的材料可以包括多种导电材料。
119.相应的，本发明还提供一种半导体结构。参考图15，示出了本发明半导体结构一实施例的结构示意图。
120.所述半导体结构包括：基底100；第一介质层110，位于所述基底100上；第一互连线111，位于所述第一介质层110中；第二介质层120，覆盖所述第一介质层110和所述第一互连线111；通孔互连结构170，位于所述第一互连线111上方的第二介质层120中且与所述第一互连线111直接接触；第二互连线180，位于所述通孔互连结构170上方的第二介质层120中且与所述通孔互连结构170相接触；扩散阻挡结构层160，位于所述第二互连线180与所述第二介质层120之间、以及位于所述通孔互连结构170侧壁与所述第二介质层120之间。
121.所述扩散阻挡结构层160位于所述第二互连线180与所述第二介质层120之间、以及位于所述通孔互连结构170侧壁与所述第二介质层120之间，所述半导体结构未在通孔互连结构170与第一互连线111直接设置扩散阻挡结构层，从而使通孔互连结构170与所述第一互连线111直接接触，这有利于减小通孔互连结构170与所述第一互连线111之间的接触电阻，相应有利于提高所述互连结构170与第一互连线111之间的接触性能，进而有利于提高后段互连的rc性能。
122.所述基底100用于为工艺制程提供工艺平台。
123.本实施例中，所述基底100中可以形成有晶体管、电容器等半导体器件，所述基底100中还可以形成有电阻结构、导电结构等功能结构。
124.本实施例中，所述第一介质层110为金属层间介质(inter metal dielectric，imd)层。所述第一介质层110用于实现后段(back end of line，beol)制程中相邻互连线之间的电隔离。具体地，所述第一介质层110用于电隔离相邻所述第一互连线111。
125.为此，所述第一介质层110的材料为低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等。
126.本实施例中，所述第一介质层110的材料为超低k介质材料，从而降低后段互连结构之间的寄生电容，进而减小后段rc延迟。具体地，所述超低k介质材料可以为sioch。
127.本实施例中，以所述第一介质层110为单层结构作为一种示例。在其他实施例中，所述第一介质层还可以为多层结构。
128.所述第一互连线111与所述基底100电连接，例如：所述第一互连线111与基底中的晶体管电连接，从而使所述晶体管与外部电路或其他互连结构电连接。
129.所述第一介质层110露出第一互连线111的顶面，以便后续形成与第一互连线111电连接的互连结构。
130.本实施例中，所述第一互连线111为金属线。
131.作为一种示例，本实施例中，所述第一互连线111为单层结构，所述第一互连线111的材料为铜。铜的电阻率较低，有利于改善后段rc的信号延迟，提高芯片的处理速度，同时还有利于降低所述第一互连线111的电阻，相应降低了功耗。
132.在其他实施例中，所述第一互连线的材料还可以为钴、钨、铝等导电材料，所述第
一互连线还可以为多层结构。
133.本实施例中，所述半导体结构还包括：位于所述第一互连线111与第一介质层110之间的第三扩散阻挡层112。
134.所述第三扩散阻挡层112用于提高所述第一互连线111与第一介质层110之间的粘附性，所述第三扩散阻挡层112还用于减小所述第一互连线111的材料向第一介质层110中扩散的概率。本实施例中，所述第三扩散阻挡层112的材料为氮化钽。
135.本实施例中，以第一介质层110和第一互连线111位于所述基底100上作为一种示例。在实际工艺中，所述第一介质层110与基底100之间还能够形成有一层或多层的介质层，且每层介质层中都能够形成有互连线或导电插塞。
136.所述第二介质层120也为金属层间介质层。所述第二介质层120用于实现所述通孔互连结构170之间的电隔离、以及所述第二互连线180之间的电隔离。
137.为此，所述第二介质层120的材料为低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等。本实施例中，所述第二介质层120的材料为超低k介质材料，从而降低后段互连结构之间的寄生电容，进而减小后段rc延迟。具体地，所述超低k介质材料可以为sioch。
138.本实施例中，以所述第二介质层120为单层结构作为一种示例。在其他实施例中，所述第二介质层还可以为多层结构。
139.通孔互连结构170用于实现所述第一互连线111与其他互连结构或外部电路之间的电连接。具体地，通孔互连结构170使第一互连线111与第二互连线180之间实现电连接。
140.第二互连线111用于使通孔互连结构170与外部电路或其他互连结构实现电连接。
141.本实施例中，所述通孔互连结构170与所述第二互连线180为一体型结构，有利于提高所述通孔互连结构170与第二互连线180之间的接触性能，进而有利于提高通孔互连结构170与第二互连线180之间的信号响应速度。
142.本实施例中，所述通孔互连结构170与第二互连线180的材料相同。所述通孔互连结构170和第二互连线180的材料为铜。在其他实施例中，所述通孔互连结构和第二互连线的材料还可以为钴、钨、铝等导电材料。
143.本实施例中，以所述通孔互连结构170和第二互连线180为单层结构作为一种示例。在其他实施例中，根据实际的工艺需求，所述通孔互连结构和第二互连线也可以为多层结构，所述通孔互连结构和第二互连线的材料可以包括多种导电材料。
144.所述扩散阻挡结构层160用于防止第二互连线180和通孔互连结构170的材料向所述第二介质层120中扩散，从而改善电迁移(electro migration，em)的问题；而且，所述扩散阻挡结构层160还用于防止所述第二介质层120中的碳原子、氧原子等杂质向第二互连线180和通孔互连结构170中扩散，以上两方面均有利于提高半导体结构的可靠性。
145.本实施例中，所述扩散阻挡结构层160包括：第一扩散阻挡层140，位于所述第二互连线180的侧壁且与所述第二介质层120相接触、以及位于所述通孔互连结构170外周的第二互连线180的底部与第二介质层120之间；第二扩散阻挡层150，位于所述第二互连线180的侧壁与所述第一扩散阻挡层140之间、以及位于所述通孔互连结构170的侧壁与第二介质层120之间。
146.所述第一扩散阻挡层140用于防止第二互连线180的材料向所述第二介质层120中扩散，从而改善电迁移的问题；而且，所述第一扩散阻挡层140还用于防止所述第二介质层
120中的碳原子、氧原子等杂质向第二互连线180中扩散。
147.所述第一扩散阻挡层140的材料包括钽、氮化钽、钛、氮化钛、钴、锰、氧化锰、氮化钌和钌中的一种或多种。本实施例中，所述第一扩散阻挡层140的材料为钽。
148.本实施例中，位于所述第二互连线180底部的第一扩散阻挡层140具有第一厚度，位于所述第二互连线180侧壁的第一扩散阻挡层140具有第二厚度，所述第一厚度大于所述第二厚度。
149.由于位于所述第二互连线180侧壁的扩散阻挡结构层160包括所述第一扩散阻挡层140和第二扩散阻挡层150，而位于所述第二互连线180底部的扩散阻挡结构层160仅包括第一扩散阻挡层140，通过使所述第一厚度大于所述第二厚度，从而使分别位于第二互连线180侧壁和底部的扩散阻挡结构层160的厚度差较小。
150.所述第二扩散阻挡层150的材料包括钽、氮化钽、钛、氮化钛、钴、锰、氧化锰、氮化钌和钌中的一种或多种。本实施例中，所述第二扩散阻挡层150的材料为氮化钽。
151.所述第二扩散阻挡层150的厚度不宜过小，也不宜过大。如果所述第二扩散阻挡层150的厚度过小，容易导致位于所述导电通孔20侧壁的第二扩散阻挡层150的防扩散阻挡能力过低；如果所述第二扩散阻挡层150的厚度过大，容易导致所述第二扩散阻挡层150占据导电通孔20过多的空间，这容易导致后续形成的通孔互连结构的体积过小，相应容易增加通孔互连结构的电阻。为此，本实施例中，所述第二扩散阻挡层150的厚度为5埃米至30埃米。
152.所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
153.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。