封装结构和其制造方法与流程

1.本发明涉及一种封装结构和制造方法，且涉及包含通过衬底电连接到至少一个电子组件的至少一个半导体裸片的封装结构以及用于制造所述封装结构的方法。


背景技术：

2.半导体封装结构可以包含有源半导体裸片和电子组件(例如，无源组件)。从有源半导体裸片到电子组件的电连接路径可能较长，这可导致较大的信号损失。较长的电连接路径可能不利地影响半导体封装结构的电学性质。为了减少信号损失，应当缩短电连接路径。


技术实现要素：

3.在一些实施例中，一种封装结构包含衬底、至少一个重布结构、至少一个电子组件和至少一个半导体裸片。所述衬底具有第一表面和与所述第一表面相对的第二表面。所述至少一个重布结构安置于衬底的第一表面上。所述至少一个电子组件安置于衬底的第一表面上。所述至少一个半导体裸片安置于所述至少一个重布结构上且通过衬底电连接到所述至少一个电子组件。
4.在一些实施例中，一种封装结构包含衬底、重布结构和多个电子组件。所述衬底具有第一表面和与所述第一表面相对的第二表面。所述重布结构安置于衬底的第一表面上。从俯视图看，重布结构的面积小于衬底的面积。所述多个电子组件安置于衬底的第一表面上且电连接到衬底。
5.在一些实施例中，一种用于制造封装结构的方法包含：(a)提供具有第一表面和与第一表面相对的第二表面的衬底，其中所述衬底包含至少一个导电衬垫；(b)将接合层附接在重布结构上；以及(c)通过接合层将重布结构附接在衬底的所述至少一个导电衬垫上。
附图说明
6.当结合附图阅读时，从以下具体实施方式易于理解本发明的一些实施例的各方面。应注意，各种结构可能未按比例绘制，且出于论述清楚起见，可任意增大或减小各种结构的尺寸。
7.图1说明根据本发明的一些实施例的封装结构的截面图。
8.图2a说明根据本发明的一些实施例的封装结构的实例的俯视图。
9.图2b说明根据本发明的一些实施例的封装结构的另一实例的俯视图。
10.图2c说明根据本发明的一些实施例的封装结构的另一实例的俯视图。
11.图3说明根据本发明的一些实施例的封装结构的截面图。
12.图4说明根据本发明的一些实施例的封装结构的截面图。
13.图5说明根据本发明的一些实施例的封装结构的截面图。
14.图6说明根据本发明的一些实施例的封装结构的截面图。
15.图7a说明根据本发明的一些实施例的用于制造封装结构的方法的实例的一或多个阶段。
16.图7b说明根据本发明的一些实施例的用于制造封装结构的方法的实例的一或多个阶段。
17.图7c说明根据本发明的一些实施例的用于制造封装结构的方法的实例的一或多个阶段。
18.图7d说明根据本发明的一些实施例的用于制造封装结构的方法的实例的一或多个阶段。
具体实施方式
19.贯穿图式和具体实施方式使用共用参考标号来指示相同或类似组件。根据以下结合附图作出的详细描述将容易理解本发明的实施例。
20.以下揭示内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件及布置的具体实例以简化本发明的某些方面。当然，这些只是实例且并不希望是限制性的。举例来说，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征和第二特征直接接触地形成或安置的实施例，且还可包含额外特征可在第一特征与第二特征之间形成或安置使得第一特征和第二特征可不直接接触的实施例。此外，本发明可在各种实例中重复参考标号和/或字母。这种重复是出于简化和清楚的目的且本身并不规定所论述的各种实施例和/或配置之间的关系。
21.本发明提供一种新型封装结构。所述封装结构包含安置于衬底的第一表面上的至少一个重布结构和至少一个电子组件。至少一个半导体裸片安置于所述至少一个重布结构上且通过衬底电连接到所述至少一个电子组件。从电子组件通过衬底到半导体裸片的电路径可以被缩短。缩短的电路径可减少信号损失且改进电气性能。
22.图1说明根据本发明的一些实施例的封装结构1的截面图。封装结构1包含衬底10、重布结构30、至少一个第一导电通孔(conductive via)901、至少一个第二导电通孔902、至少一个电子组件70、至少一个半导体裸片(包含例如第一半导体裸片20和第二半导体裸片22)。
23.在一些实施例中，衬底10包含至少一个电介质层(dielectric layer)(包含例如一个第一上部电介质层13、一个第二上部电介质层14、一个第一下部电介质层11和一个第二下部电介质层16)和与所述电介质层(例如，一个第一上部电介质层13和第一下部电介质层11)接触的至少一个电路层(包含例如由金属、金属合金或其它导电材料形成的一个第一上部电路层808、一个第二上部电路层803和一个下部电路层809)。在一些实施例中，第二上部电路层803可为导电衬垫。
24.在一些实施例中，衬底10可类似于芯衬底(core substrate)，进一步包含芯部分12，且可为晶片类型、面板类型或条带类型。衬底10还可被称作“堆叠结构”或“低密度导电结构”或“低密度堆叠结构”。衬底10的电路层(包含例如上部电路层808和下部电路层809)还可被称作“低密度电路层”。如图1中所示，衬底10具有第一表面101(例如，顶部表面)和与第一表面101相对的第二表面102(例如，底部表面)。
25.在一些实施例中，衬底10可以包含由金属、金属合金或其它导电材料形成的至少
一个内导孔(包含例如多个互连导孔801、多个上部互连导孔806和多个下部互连导孔807)。
26.芯部分12具有顶部表面和与顶部表面相对的底部表面。第一上部电路层808、第二上部电路层803、第一上部电介质层13和第二上部电介质层14可安置于芯部分12的顶部表面上。第二上部电路层803可包含至少一个导电衬垫。此外，下部电路层809、第一下部电介质层11和第二下部电介质层16可安置于芯部分12的底部表面上。互连导孔801可延伸穿过芯部分12且电连接第一上部电路层808和下部电路层809。上部互连导孔806中的一些可安置于两个第一上部电路层808之间以用于电连接第一上部电路层808。上部互连导孔806中的一些可安置于第一上部电路层808与第二上部电路层803之间以用于电连接第一上部电路层808和第二上部电路层803。另外，下部互连导孔807中的一些可安置于两个下部电路层809之间以用于电连接下部电路层809。
27.在一些实施例中，芯部分12的材料可包含具有例如玻璃纤维等加强材料的双马来酰亚胺三嗪(bismaleimide triazine,bt)树脂。第一上部电路层808可嵌入于第一上部电介质层13中。第二上部电路层803可安置于第一上部电介质层13上。第二上部电介质层14可接触第二上部电路层803。此外，下部电路层809可嵌入于第一下部电介质层11中。第二下部电介质层16可接触最底部下部电路层809。第一上部电介质层13和第一下部电介质层11的材料可为例如聚丙烯(polypropylene,pp)或味之素堆积膜(ajinomoto build
‑
up film,abf)。在一些实施例中，多个纤维(例如，玻璃纤维)可嵌入于第一上部电介质层13和第一下部电介质层11中以改进第一上部电介质层13和第一下部电介质层11的材料强度。在一些实施例中，第二上部电介质层14和第二下部电介质层16可为焊料掩模层(solder mask layers)。
28.重布结构30安置于衬底10的第一表面101上。重布结构30通过接合层40附接到衬底10。接合层40插入于重布结构30和衬底10之间以将重布结构30和衬底10接合在一起。接合层40可从粘合材料固化而成。接合层40覆盖衬底10的第二上部电路层803的至少一个导电衬垫。重布结构30通过至少一个第一导电通孔901和/或至少一个第二导电通孔902电连接到衬底10。第一导电通孔901和第二导电通孔902延伸穿过接合层40和重布结构30的一部分。
29.重布结构30包含至少一个电介质层305和与电介质层305接触或嵌入于其中的至少一个电路层306(由金属、金属合金或其它导电材料形成)。在一些实施例中，重布结构30可类似于无芯衬底(coreless substrate)，且可为晶片类型、面板类型或条带类型。重布结构30还可被称作“堆叠结构”或“高密度导电结构”或“高密度堆叠结构”。重布结构30的电路层(包含例如电路层306)还可被称作“高密度电路层”。在一些实施例中，高密度电路层的电路线(包含例如迹线或衬垫)的密度大于低密度电路层的电路线的密度。也就是说，高密度电路层的单位面积中的电路线(包含例如迹线或衬垫)的计数大于低密度电路层的相等单位面积中的电路线的计数，例如约1.2倍或以上，约1.5倍或以上，或约2倍或以上。替代地或组合地，高密度电路层的线宽/线距(line width/line space,l/s)小于低密度电路层的l/s，例如约90％或以下，约50％或以下，或约20％或以下。另外，包含高密度电路层的导电结构可指定为“高密度导电结构”，且包含低密度电路层的导电结构可指定为“低密度导电结构”。
30.在一些实施例中，从俯视图看，衬底10的第一表面101的一部分从重布结构30暴
露。在一些实施例中，重布结构30的侧表面303从衬底10的侧表面凹入以形成用于安置至少一个电子组件70的梯级结构(step structure)103。在一些实施例中，重布结构30的侧表面303可大体上接触电子组件70的侧表面。在一些实施例中，重布结构30的侧表面303与第一半导体裸片20或第二半导体裸片22的侧表面20s大体上共面。重布结构30将第一半导体裸片20和第二半导体裸片22电连接到衬底10。
31.在一些实施例中，所述至少一个第一导电通孔901和所述至少一个第二导电通孔902延伸穿过重布结构30(包含电介质层305和电路层306)。第一导电通孔901和第二导电通孔902由金属、金属合金或其它导电材料形成。在一些实施例中，第一导电通孔901的直径为约60μm(微米)且第二导电通孔902的直径小于30μm。第一导电通孔901的直径大于第二导电通孔902的直径。第一导电通孔901比第二导电通孔902更靠近电子组件70。
32.与第二导电通孔902相比，第一导电通孔901的相对较大直径可实现大量信号的传输。另外，由于导电通孔901更靠近电子组件70，因此半导体裸片(例如，第一半导体裸片20和第二半导体裸片22)与电子组件70之间通过导电通孔901的信号传输路径缩短，这可减少信号损失。因此，通过第一导电通孔901的信号传输路径的信号损失比通过第二导电通孔902的信号传输路径少。
33.电子组件70安置于衬底10的表面101上。电子组件70可为无源组件。电子组件70和重布结构30并排安置。电子组件70可接触且可电连接到衬底10的第二上部电路层803的导电衬垫。电子组件70中的至少一个可通过第二上部电路层803和第一导电通孔901电连接到第一半导体裸片20和第二半导体裸片22。
34.第一半导体裸片20和第二半导体裸片22安置于重布结构30上。第一半导体裸片20和第二半导体裸片22通过衬底10电连接到所述至少一个电子组件70。在一些实施例中，第一半导体裸片20和/或第二半导体裸片22可通过导电凸块95、表面处理层(surface finish layer)96、第一导电通孔901和衬底10的第二上部电路层803电连接到电子组件70。导电凸块95可包含焊料材料。
35.图2a说明根据本发明的一些实施例的封装结构1a的实例的俯视图。重布结构30安置于衬底10的第一表面101上。半导体裸片20和22安置于重布结构30上。从俯视图看，重布结构30的面积小于衬底10的面积。所述多个电子组件70安置于衬底10的第一表面101上且电连接到衬底10。在一些实施例中，重布结构30的投影落在衬底10上。重布结构30的投影落在衬底10的表面101的区域内。所述多个电子组件70包围重布结构30。在一些实施例中，重布结构30的面积与衬底10的面积的比率在三分之一到二分之一的范围内。
36.图2b说明根据本发明的一些实施例的封装结构1b的另一实例的俯视图。四个半导体裸片23安置于重布结构30上。在一些实施例中，半导体裸片的数目可以不受限。
37.图2c说明根据本发明的一些实施例的封装结构1c的另一实例的俯视图。从俯视图看，重布结构30可界定用于容纳多个电子组件70的容纳空间304。在一些实施例中，从俯视图看，容纳空间304可容纳至少一个电子组件70。如图2c中所示，重布结构30可为l形。
38.图3说明根据本发明的一些实施例的封装结构3的截面图。封装结构3类似于图1所示的封装结构1，不同之处在于第二上部电介质层14覆盖第二上部电路层803。第一导电通孔901和第二导电通孔902电连接到第二上部电路层803且延伸穿过接合层40和第二上部电介质层14。在一些实施例中，第二上部电介质层14可界定多个开口以暴露第二上部电路层
803的部分。接合层40的一部分可延伸进入第二上部电介质层14的开口。第一导电通孔901和第二导电通孔902可延伸穿过第二上部电介质层14的开口。接合层40的一部分可包围第二上部电介质层14的开口中的第一导电通孔901和第二导电通孔902的一部分。
39.图4说明根据本发明的一些实施例的封装结构4的截面图。封装结构4类似于图1所示的封装结构1，不同之处在于存在两个重布结构(包含例如第一重布结构31和第二重布结构32)安置于衬底10上。所述两个重布结构(例如，第一重布结构31和第二重布结构32)由电子组件70分隔。电子组件70安置于所述两个重布结构30之间。第一半导体裸片20安置于第一重布结构31上，且第二半导体裸片22安置于第二重布结构32上。在一些实施例中，电子组件70安置于第一重布结构31与第二重布结构32之间。因此，电子组件70安置于第一半导体裸片20与第二半导体裸片22之间。
40.图5说明根据本发明的一些实施例的封装结构5的截面图。封装结构5类似于图4中示出的封装结构4，不同之处在于安置于第一重布结构31与第二重布结构32之间的电子组件70被电介质层17代替。电介质层17安置于衬底10上。所述两个重布结构(例如，第一重布结构31和第二重布结构32)的侧表面接触电介质层17。电介质层17可覆盖第一重布结构31的侧表面和第二重布结构32的侧表面。在一些实施例中，电介质层17完全囊封所述两个重布结构(例如，第一重布结构31和第二重布结构32)(未图示)。
41.图6说明根据本发明的一些实施例的封装结构6的截面图。封装结构6是比较实施例。封装结构6类似于图1所示的封装结构1，不同之处在于电子组件70安置于重布结构30上。电子组件70接触表面处理层96。电子组件70通过表面处理层96、导电通孔和第二上部电路层803电连接到衬底10。从半导体裸片20、22到电子组件70的较长信号传输路径可导致较大的信号损失。
42.图7a、7b、7c和7d说明根据本发明的一些实施例的用于制造封装结构的方法。在一些实施例中，所述方法用于制造图1所示的封装结构1。
43.参考图7a，提供重布结构30。图7a的重布结构30可类似于图1的重布结构30。重布结构30包含至少一个电介质层305和至少一个电路层306。随后，提供接合层40。接合层40可以是粘合剂层。接合层40附接在重布结构30的底部表面上。接合层40覆盖电路层306的一部分。
44.参考图7b，提供衬底10。图7b的衬底10可类似于图1的衬底10。衬底10包含至少一个电介质层(包含例如一个第一上部电介质层13、一个第二上部电介质层14、一个第一下部电介质层11和一个第二下部介电层16)和至少一个电路层(包含例如一个第一上部电路层808、一个第二上部电路层803和一个下部电路层809)。第二上部电路层803可包含至少一个导电衬垫。另外，衬底10具有第一表面101(例如，顶部表面)和与第一表面101相对的第二表面102(例如，底部表面)。
45.在一些实施例中，接合层40可首先接合在衬底10上。接下来，将重布结构30附接在接合层40上。由于第二上部电路层803的上部表面可能具有稍微的高度变化，因此接合层40的上部表面(所述表面与重布结构30接触)可能是非平面的，从而导致在接合重布结构30之后的空隙残留的风险。为了解决此问题，在比较实施例中，可将接合层40加厚且增加封装结构1的总厚度。也可增加随后形成的通孔901的大小且减少i/o的数目。因此，在图7b中示出的实施例中，首先将接合层40附接到重布结构30是优选的，因为重布结构30的底部表面(包
和“电导率”指代转移电流的能力。导电材料通常指示展示对于电流流动的极少或零对抗的那些材料。导电性的一个量度是西门子/米(s/m)。通常，导电材料是电导率大于约104s/m(例如至少105s/m或至少106s/m)的一种材料。材料的导电率有时可随温度而改变。除非另外规定，否则在室温下测量材料的导电性。
53.另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
54.虽然已参考本发明的具体实施例描述并说明本发明，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由随附权利要求书定义的本发明的真实精神和范围的情况下，作出各种改变且取代等效物。图示可能未必按比例绘制。由于制造工艺和公差，本发明中的工艺再现与实际装置之间可存在区别。可存在未特定说明的本发明的其它实施例。应将所述说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有所述修改都既定在此所附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序及分组并非本发明的限制。