半导体器件及其制造方法、存储器阵列与流程

1.本发明的实施例涉及半导体器件及其制造方法、存储器阵列。


背景技术：

2.存储器单元使用存取晶体管，该存取晶体管控制通过存储器单元的电流。随着半导体器件缩放至较小的尺寸，将能够处理足够电流的存取晶体管集成到半导体管芯的有限区域中变得更加困难。


技术实现要素：

3.本发明的实施例提供了一种半导体器件，包括：半导体金属氧化物鳍，位于至少一个下部层级介电材料层的顶面上方，并且沿着第一水平方向延伸并且具有沿着第二水平方向的宽度；栅极介电层，位于所述半导体金属氧化物鳍的顶面和侧壁上；栅电极，位于所述栅极介电层上，并且沿着所述第二水平方向跨越所述半导体金属氧化物鳍；存取层级介电材料层，嵌入有所述栅电极和所述半导体金属氧化物鳍；存储器单元，嵌入在与所述存取层级介电材料层垂直偏移的存储器层级介电材料层中，并且包括第一电极、存储器元件和第二电极；以及位线，位于所述存储器单元上面，其中：所述第一电极通过第一导电路径电连接至所述半导体金属氧化物鳍内的漏极区域；并且所述第二电极电连接至所述位线。
4.本发明的另一实施例提供了一种存储器阵列，包括：鳍式场效应晶体管的二维阵列，包括相应的半导体金属氧化物鳍，并且位于至少一个下部层级介电材料层的顶面上方；栅电极条，位于所述半导体金属氧化物鳍的相应行上面，沿着第一水平方向彼此横向间隔开，并且每个所述栅电极条沿着第二水平方向横向延伸，其中，每个所述鳍式场效应晶体管包括作为栅电极的所述栅电极条中的相应一个的部分；存储器单元的二维阵列，与所述鳍式场效应晶体管的二维阵列垂直偏移，并且包括相应的第一电极、相应的存储器元件和相应的第二电极，所述相应的第一电极电连接至所述鳍式场效应晶体管的二维阵列中的相应一个的漏极区域；以及位线，沿着所述第一水平方向横向延伸，沿着所述第二水平方向横向间隔开，并且电连接至所述存储器单元的二维阵列内的存储器单元的集合。
5.本发明的又一实施例提供了一种制造半导体器件的方法，包括：在至少一个下部层级介电材料层的顶面上方沉积半导体金属氧化物材料层；图案化所述半导体金属氧化物材料层以提供半导体金属氧化物鳍；在所述半导体金属氧化物鳍上方形成栅极介电层；在所述栅极介电层上方形成横跨所述半导体金属氧化物鳍的栅电极条；在所述栅电极条和所述半导体金属氧化物鳍上方形成存取层级介电材料层；在所述存取层级介电材料层上方形成嵌入在存储器层级介电材料层中的存储器单元，其中，所述存储器单元包括第一电极、存储器元件和第二电极，所述第一电极通过第一导电路径电连接至所述半导体金属氧化物鳍内的漏极区域。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
7.图1a是根据本发明的实施例的在形成存储器器件的二维阵列之前的示例性结构的垂直截面图。
8.图1b是图1a的示例性结构的存储器阵列区域的部分的垂直截面图。
9.图1c是图1b的存储器阵列区域的部分的顶视图。垂直平面b
‑
b’是图1a的垂直横截面的平面。
10.图2a是根据本发明的实施例的在形成半导体金属氧化物材料层之后的处于第一配置的存储器阵列区域的部分的垂直截面图。
11.图2b是图2a的存储器阵列区域的部分的顶视图。垂直平面a
‑
a’是图2a的垂直横截面的平面。
12.图3a是根据本发明的实施例的在形成半导体金属氧化物鳍之后的存储器阵列区域的部分的垂直截面图。
13.图3b是图3a的存储器阵列区域的部分的顶视图。垂直平面a
‑
a’是图3a的垂直横截面的平面。
14.图4a是根据本发明的实施例的在形成栅电极材料层之后的处于第一配置的存储器阵列区域的部分的垂直截面图。
15.图4b是图4a的存储器阵列区域的部分的顶视图。垂直平面a
‑
a’是图4a的垂直横截面的平面。
16.图4c是沿着图4b的垂直平面c
‑
c’的存储器阵列区域的部分的垂直截面图。
17.图4d是沿着图4b的垂直平面d
‑
d’的存储器阵列区域的部分的垂直截面图。
18.图5a是根据本发明的实施例的在形成栅电极条之后的处于第一配置的存储器阵列区域的部分的垂直截面图。
19.图5b是图5a的存储器阵列区域的部分的顶视图。垂直平面a
‑
a’是图5a的垂直横截面的平面。
20.图5c是沿着图5b的垂直平面c
‑
c’的存储器阵列区域的部分的垂直截面图。
21.图5d是沿着图5b的垂直平面d
‑
d’的存储器阵列区域的部分的垂直截面图。
22.图6a是根据本发明的实施例的在去除光刻胶层并且形成源极区域和漏极区域之后的处于第一配置的存储器阵列区域的部分的垂直截面图。
23.图6b是图6a的存储器阵列区域的部分的顶视图。垂直平面a
‑
a’是图6a的垂直横截面的平面。
24.图6c是沿着图6b的垂直平面c
‑
c’的存储器阵列区域的部分的垂直截面图。
25.图6d是沿着图6b的垂直平面d
‑
d’的存储器阵列区域的部分的垂直截面图。
26.图6e是沿着图6b的垂直平面e
‑
e’的存储器阵列区域的部分的垂直截面图。
27.图7a是根据本发明的实施例的在形成存取层级介电材料层、漏极接触通孔结构和源极接触通孔结构之后的处于第一配置的存储器阵列区域的部分的垂直截面图。
28.图7b是图7a的存储器阵列区域的部分的顶视图。垂直平面a
‑
a’是图7a的垂直横截
面的平面。
29.图7c是沿着图7b的垂直平面c
‑
c’的存储器阵列区域的部分的垂直截面图。
30.图7d是沿着图7b的垂直平面d
‑
d’的存储器阵列区域的部分的垂直截面图。
31.图7e是沿着图7b的垂直平面e
‑
e’的存储器阵列区域的部分的垂直截面图。
32.图7f是在图7a至图7e的处理步骤处的示例性结构的垂直截面图。
33.图8a是根据本发明的实施例的在形成源极线和金属板之后的处于第一配置的存储器阵列区域的部分的垂直截面图。
34.图8b是图8a的存储器阵列区域的部分的顶视图。垂直平面a
‑
a’是图8a的垂直横截面的平面。
35.图8c是沿着图8b的垂直平面c
‑
c’的存储器阵列区域的部分的垂直截面图。
36.图8d是沿着图8b的垂直平面d
‑
d’的存储器阵列区域的部分的垂直截面图。
37.图8e是沿着图8b的垂直平面e
‑
e’的存储器阵列区域的部分的垂直截面图。
38.图8f是在图8a至图8e的处理步骤处的示例性结构的垂直截面图。
39.图9a是根据本发明的实施例的在形成存储器单元之后的处于第一配置的存储器阵列区域的部分的垂直截面图。
40.图9b是图9a的存储器阵列区域的部分的顶视图。垂直平面a
‑
a’是图9a的垂直横截面的平面。
41.图9c是沿着图9b的垂直平面c
‑
c’的存储器阵列区域的部分的垂直截面图。
42.图9d是沿着图9b的垂直平面d
‑
d’的存储器阵列区域的部分的垂直截面图。
43.图9e是沿着图9b的垂直平面e
‑
e’的存储器阵列区域的部分的垂直截面图。
44.图10a是根据本发明的实施例的在形成存储器层级介电材料层和存储器单元接触通孔结构之后的处于第一配置的存储器阵列区域的部分的垂直截面图。
45.图10b是图10a的存储器阵列区域的部分的顶视图。垂直平面a
‑
a’是图10a的垂直横截面的平面。
46.图10c是沿着图10b的垂直平面c
‑
c’的存储器阵列区域的部分的垂直截面图。
47.图10d是沿着图10b的垂直平面d
‑
d’的存储器阵列区域的部分的垂直截面图。
48.图10e是沿着图10b的垂直平面e
‑
e’的存储器阵列区域的部分的垂直截面图。
49.图10f是在图10a至图10e的处理步骤处的示例性结构的垂直截面图。
50.图11a是根据本发明的实施例的在形成存储器层级介电材料层和存储器单元接触通孔结构之后的处于可选配置的存储器阵列区域的部分的垂直截面图。
51.图11b是图11a的存储器阵列区域的部分的顶视图。垂直平面a
‑
a’是图11a的垂直横截面的平面。
52.图11c是沿着图11b的垂直平面c
‑
c’的存储器阵列区域的部分的垂直截面图。
53.图11d是沿着图11b的垂直平面d
‑
d’的存储器阵列区域的部分的垂直截面图。
54.图11e是沿着图11b的垂直平面e
‑
e’的存储器阵列区域的部分的垂直截面图。
55.图12a是根据本发明的实施例的在形成栅电极条和辅助源极线之后的处于第二配置的存储器阵列区域的部分的垂直截面图。
56.图12b是图12a的存储器阵列区域的部分的顶视图。垂直平面a
‑
a’是图12a的垂直横截面的平面。
57.图12c是沿着图12b的垂直平面c
‑
c’的存储器阵列区域的部分的垂直截面图。
58.图12d是沿着图12b的垂直平面d
‑
d’的存储器阵列区域的部分的垂直截面图。
59.图12e是沿着图12b的垂直平面e
‑
e’的存储器阵列区域的部分的垂直截面图。
60.图13a是根据本发明的实施例的在去除光刻胶层并且形成源极区域和漏极区域之后的处于第二配置的存储器阵列区域的部分的垂直截面图。
61.图13b是图13a的存储器阵列区域的部分的顶视图。垂直平面a
‑
a’是图13a的垂直横截面的平面。
62.图13c是沿着图13b的垂直平面c
‑
c’的存储器阵列区域的部分的垂直截面图。
63.图13d是沿着图13b的垂直平面d
‑
d’的存储器阵列区域的部分的垂直截面图。
64.图13e是沿着图13b的垂直平面e
‑
e’的存储器阵列区域的部分的垂直截面图。
65.图13f是沿着图13b的垂直平面f
‑
f’的存储器阵列区域的部分的垂直截面图。
66.图14a是根据本发明的实施例的在形成存取层级介电材料层、漏极接触通孔结构、源极接触通孔结构和源极连接通孔结构之后的处于第二配置的存储器阵列区域的部分的垂直截面图。
67.图14b是图14a的存储器阵列区域的部分的顶视图。垂直平面a
‑
a’是图14a的垂直横截面的平面。
68.图14c是沿着图14b的垂直平面c
‑
c’的存储器阵列区域的部分的垂直截面图。
69.图14d是沿着图14b的垂直平面d
‑
d’的存储器阵列区域的部分的垂直截面图。
70.图14e是沿着图14b的垂直平面e
‑
e’的存储器阵列区域的部分的垂直截面图。
71.图14f是沿着图14b的垂直平面f
‑
f’的存储器阵列区域的部分的垂直截面图。
72.图15a是根据本发明的实施例的在形成源极线和金属板之后的处于第二配置的存储器阵列区域的部分的垂直截面图。
73.图15b是图15a的存储器阵列区域的部分的顶视图。垂直平面a
‑
a’是图15a的垂直横截面的平面。
74.图15c是沿着图15b的垂直平面c
‑
c’的存储器阵列区域的部分的垂直截面图。
75.图15d是沿着图15b的垂直平面d
‑
d’的存储器阵列区域的部分的垂直截面图。
76.图15e是沿着图15b的垂直平面e
‑
e’的存储器阵列区域的部分的垂直截面图。
77.图15f是沿着图15b的垂直平面f
‑
f’的存储器阵列区域的部分的垂直截面图。
78.图16a是根据本发明的实施例的在形成存储器层级介电材料层和存储器单元接触通孔结构之后的处于第二配置的存储器阵列区域的部分的垂直截面图。
79.图16b是图16a的存储器阵列区域的部分的顶视图。垂直平面a
‑
a’是图16a的垂直横截面的平面。
80.图16c是沿着图16b的垂直平面c
‑
c’的存储器阵列区域的部分的垂直截面图。
81.图16d是沿着图16b的垂直平面d
‑
d’的存储器阵列区域的部分的垂直截面图。
82.图16e是沿着图16b的垂直平面e
‑
e’的存储器阵列区域的部分的垂直截面图。
83.图16f是沿着图16b的垂直平面f
‑
f’的存储器阵列区域的部分的垂直截面图。
84.图17a是根据本发明的实施例的在形成存储器层级介电材料层和存储器单元接触通孔结构之后的处于另一可选配置的存储器阵列区域的部分的垂直截面图。
85.图17b是图17a的存储器阵列区域的部分的顶视图。垂直平面a
‑
a’是图17a的垂直
横截面的平面。
86.图17c是沿着图17b的垂直平面c
‑
c’的存储器阵列区域的部分的垂直截面图。
87.图17d是沿着图17b的垂直平面d
‑
d’的存储器阵列区域的部分的垂直截面图。
88.图17e是沿着图17b的垂直平面e
‑
e’的存储器阵列区域的部分的垂直截面图。
89.图17f是沿着图17b的垂直平面e
‑
e’的存储器阵列区域的部分的垂直截面图。
90.图18是根据本发明的实施例的在形成上部层级金属互连结构之后的示例性结构的垂直截面图。
91.图19是示出根据本发明的实施例的用于制造半导体器件的步骤的流程图。
具体实施方式
92.以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的个实施例和/或配置之间的关系。
93.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。除非另有明确声明，假定具有相同参考标号的每个元件具有相同的材料组分并且具有相同厚度范围内的厚度。
94.本发明总体上针对半导体器件，并且具体地涉及结合了半导体金属氧化物鳍式晶体管的存储器器件及其制造方法，现在详细描述它们的各个方面。
95.根据本发明的方面，本发明的半导体器件在后段制程(beol)金属布线层级中集成了半导体金属氧化物鳍式晶体管作为存储器单元的存取晶体管。可以在位线和源极线之间提供存取晶体管和存储器单元的串联连接。此外，栅电极可以控制半导体金属氧化物鳍式晶体管的开关。源极线、位线和栅极线中的每个都可以由场效应晶体管控制，该场效应晶体管可以形成在半导体衬底中的单晶半导体层上，该半导体衬底位于半导体金属氧化物鳍式晶体管和存储器单元下面。金属互连结构可以在单晶半导体层上形成的场效应晶体管与位线、源极线和栅电极之间提供电连接。半导体金属氧化物鳍式晶体管和存储器单元可以形成在下面的场效应晶体管的区域正上方。因此，可以将半导体管芯的区域有效地用于高密度器件封装。存储器单元
‑
存取晶体管组件的二维阵列可以形成在beol金属互连层级中，使得每个存储器单元可以通过激活相应的源极线、相应的位线和相应的栅电极来单独寻址。
96.参考图1a至图1c，示出了根据本发明的实施例的示例性结构。图1a是该示例性结构的垂直截面图，图1b是图1a的示例性结构的存储器阵列区域100的部分的放大图，并且图1c是图1b的存储器阵列区域的部分的顶视图。
97.图1a至图1c中示出的示例性结构包括衬底8，衬底8包含半导体材料层10。衬底8可
以包括：体半导体衬底，诸如硅衬底，其中半导体材料层从衬底8的顶面连续地延伸至衬底8的底面；或绝缘体上半导体层，包括作为掩埋绝缘体层(诸如氧化硅层)上面的顶部半导体层的半导体材料层10。该示例性结构可以包括各种器件区域，各种器件区域可以包括存储器阵列区域100和外周区域200，可以随后在存储器阵列区域100中形成存储器单元
‑
存取晶体管组件的至少一个阵列，可以随后在外周区域200中形成存储器单元
‑
存取晶体管组件的每个阵列和包括位于半导体材料层10上的场效应晶体管的外周电路之间的电连接。存储器阵列区域100和外周区域200的区域可以用于形成外周电路的各种元件。
98.诸如场效应晶体管的半导体器件可以形成在半导体材料层10上和/或中。例如，可以通过形成浅沟槽并且随后用诸如氧化硅的介电材料填充浅沟槽而在半导体材料层10的上部中形成沟槽隔离结构12。通过执行掩蔽离子注入工艺，可以在半导体材料层10的上部的各个区域中形成各种掺杂阱(未明确示出)。
99.通过沉积和图案化栅极介电层、栅电极层和栅极帽介电层而在衬底8的顶面上方形成栅极结构20。每个栅极结构20可以包括栅极电介质22、栅电极24和介电栅极帽28的垂直堆叠件，在本文中称为栅极堆叠件(22、24、28)。可以执行离子注入工艺以形成延伸注入区域，延伸注入区域可以包括源极延伸区域和漏极延伸区域。可以在栅极堆叠件(22、24、28)周围形成介电栅极间隔件26。栅极堆叠件(22、24、28)和介电栅极间隔件26的每个组件构成栅结构20。可以使用栅结构20作为自对准注入掩模来执行附加离子注入工艺，以形成深源极/漏极区域，深源极/漏极区域可以包括深源极区域和深漏极区域。深源极/漏极区域的上部可以与延伸注入区域的部分重叠。延伸注入区域和深源极/漏极区域的每个组合构成源极/漏极区域14，取决于电偏置，源极/漏极区域14可以是源极区域或漏极区域。可以在相邻的一对源极/漏极区域14之间的每个栅极堆叠件(22、24、28)下方形成半导体沟道15。金属
‑
半导体合金区域18可以形成在每个源极/漏极区域14的顶面上。场效应晶体管可以形成在半导体材料层10上。每个场效应晶体管可以包括栅极结构20、半导体沟道15、一对源极/漏极区域14(其中一个用作源极区域，另一个用作源极区域)以及可选的金属
‑
半导体合金区域18。在本实施例中，源极/漏极区域14可以形成为凸起源极/漏极区域。可以在半导体材料层10上提供互补金属氧化物半导体(cmos)电路330，cmos电路330可以包括用于随后形成的存储器单元
‑
存取晶体管组件的阵列的外周电路。电路330中包括的平面晶体管通常形成在生产的前段制程(feol)中。这些平面晶体管倾向于占据衬底面积的大部分。虽然这种平面晶体管可以提供足够的电流来驱动随后形成的存储器单元，但是这种feol平面晶体管的尺寸大小倾向于限制高密度性能。
100.根据本发明的实施例，半导体材料层10可以是诸如单晶硅层的单晶半导体层。在该实施例中，形成在单晶半导体层上的场效应晶体管可以包括相应的单晶半导体沟道。形成在半导体材料层10上的每个场效应晶体管的单晶半导体沟道可以包括半导体材料层10的图案化部分，或者可以包括从半导体材料层10外延生长的单晶半导体材料的部分。通常地，使用单晶半导体通道的场效应晶体管可以提供更好的开
‑
关电流比，因为通过单晶半导体材料的漏电流较小，而单晶半导体材料提供较高的载流子迁移率，这增大了导通电流。虽然在图1a中示出了包括相应的水平半导体沟道的平面场效应晶体管，但是本文明确地预期使用不同配置的场效应晶体管的实施例，不同配置的场效应晶体管可以包括例如鳍式场效应晶体管、全环栅场效应晶体管、纳米线场效应晶体管、垂直场效应晶体管或使用相应的单
晶半导体沟道的其他场效应晶体管中的一个或多个。这些具有不同配置的场效应晶体管可以形成在beol位置中，并且可以减小用于形成这种晶体管的面积。因此，使用这种不同配置的场效应晶体管可以改善器件密度，同时保持向存储器单元提供足够的操作电流的能力。
101.包括场效应晶体管的外周电路可以配置为驱动随后形成在存储器阵列区域中的存储器单元
‑
存取晶体管组件的阵列的源极线、漏极线和字线。字线可以包括随后形成的栅电极条。这样，外周电路可以包括位线驱动器、源极线驱动器、字线驱动器、功率调节器电路、感测放大器、输入/输出(i/o)控制电路以及各种缓冲器件。根据本发明的方面，外周电路不仅可以形成在外周区域200中，而且可以形成在存储器阵列区域100中。因此，外周区域200和存储器阵列区域100的整个区域可以用于放置外周电路的各种组件。外周电路中的场效应晶体管的子集可以与随后在平面图中形成的存储器单元
‑
存取晶体管组件的阵列在面积上重叠，该平面图是沿着垂直于衬底8的顶面的方向的视图。
102.随后可以形成各种互连层级结构，在形成存储器单元
‑
存取晶体管组件的阵列之前形成互连层级结构，并且在本文中称为下部互连层级结构(l0、l1、l2)。在存储器单元
‑
存取晶体管组件的二维阵列可以随后形成在互连层级结构的两个层级上方的实施例中，下部互连层级结构(l0、l1、l2)可以包括接触层级结构l0、第一互连层级结构l1和第二互连层级结构l2。接触层级结构l0可以包括平坦化介电层31a以及与源极/漏极区域14或栅电极24中的相应一个接触并且嵌入在平坦化介电层31a内的各种接触通孔结构41v，该平坦化介电层31a包括诸如氧化硅的可平坦化介电材料。第一互连层级结构l1可以包括第一互连层级介电材料层31b和嵌入在第一互连层级介电材料层31b内的第一金属线41l。第一互连层级介电材料层31b也称为第一线层级介电材料层。第一金属线41l可以与接触通孔结构41v中的相应一个接触。第二互连层级结构l2包括第二互连层级介电材料层32，第二互连层级介电材料层32可以包括第一通孔层级介电材料层和第二线层级介电材料层的堆叠件或线和通孔层级介电材料层。第二互连层级介电材料层32嵌入有第二金属互连结构(42v、42l)，该第二金属互连结构包括第一金属通孔结构42v和第二金属线42l。第二金属线42l的顶面可以与第二互连层级介电材料层32的顶面共面。
103.下部互连层级结构(l0、l1、l2)内的所有介电材料层的集合在本文中称为至少一个下部层级介电材料层3，下部层级介电材料层3可以包括例如平坦化介电层31a、第一互连层级介电材料层31b和第二互连层级介电材料层32。下部互连层级结构(l0、l1、l2)内的所有金属互连结构的集合在本文中称为第一金属互连结构(41v、41l、42v、42l)，第一金属互连结构可以包括例如接触通孔结构41v、第一金属线41l和第二金属互连结构(42v、42l)。第一金属互连结构(41v、41l、42v、42l)的至少一个子集可以电连接至电路330中的场效应晶体管中的相应一个。
104.根据本发明的实施例，第二金属线42l的子集可以形成在存储器阵列区域100的区域内。具体地，第二金属线42l的子集可以形成在随后将形成包括用于相应行的半导体金属氧化物鳍式晶体管的栅电极的栅电极条的位置处。在该实施例中，第一金属互连结构(41v、41l、42v、42l)的子集可以在形成在存储器阵列区域100内的每条第二金属线42l与位于半导体材料层10上的场效应晶体管的相应节点之间提供导电路径，场效应晶体管的相应节点可以包括字线驱动器晶体管的节点。
105.应该理解，形成存储器单元
‑
存取晶体管组件的阵列作为第二互连层级结构l2上
面的第三互连层级结构的组件仅是出于说明的目的，并且存储器单元
‑
存取晶体管组件的阵列可以形成在不同层级处。在本文中明确预期这样的实施例。
106.参考图2a和图2b，示出了在形成半导体金属氧化物材料层130l之后的处于第一配置的存储器阵列区域100的部分。半导体金属氧化物材料层130l包括半导体金属氧化物材料，即，在合适地掺杂有电掺杂剂(可以是p型掺杂剂或n型掺杂剂)之后能够提供1.0s/m至1.0x 105s/m的范围内的电导率的金属氧化物材料。在本征状态下或在低水平电掺杂的条件下，半导体金属氧化物材料可以是半导体或绝缘的，并且可以具有通常在1.0x10
‑
10
s/m至1.0x 10s/m的范围内的电导率。可以用于半导体金属氧化物材料层130l的示例性半导体金属氧化物材料包括但不限于具有高水平掺杂的氧化铟镓锌(igzo)、掺杂的氧化锌、掺杂的氧化铟和掺杂的氧化镉。其他合适的半导体材料在本发明的预期范围内。在一个实施例中，半导体金属氧化物材料层130l可以包括氧化铟镓锌。可以例如通过物理气相沉积(即，溅射)来沉积半导体金属氧化物材料层130l的半导体金属氧化物材料。半导体金属氧化物材料层130l的半导体金属氧化物材料可以沉积为多晶材料，或者可以沉积为非晶材料，并且随后可以在升高的温度下退火成多晶材料，以增大半导体金属氧化物材料的平均晶粒尺寸。半导体金属氧化物材料层130l可以沉积在至少一个下部层级介电材料层3(例如，第二互连层级介电材料层32)的顶面上方和正上方。半导体金属氧化物材料层130l的厚度可以在从30nm至600nm的范围内，诸如在从60nm至300nm的范围内，但是也可以使用更小和更大的厚度。
107.参考图3a和图3b，示出了在形成半导体金属氧化物鳍130之后的存储器阵列区域100的部分。在一个实施例中，可以在半导体金属氧化物材料层130l的顶面上方施加光刻胶层137，并且可以光刻图案化为至少一个离散的光刻胶材料部分。图案可以是离散的光刻胶材料部分的二维周期阵列。在一个实施例中，离散的光刻胶材料部分的二维周期阵列可以是矩形周期阵列，矩形周期阵列具有沿着第一水平方向hd1的第一节距和沿着第二水平方向hd2的第二节距。第二水平方向hd2可以垂直于第一水平方向hd1。第一节距可以在从100nm至1000nm的范围内。第二节距可以在从50nm至500nm的范围内，但是第一节距和第二节距中的每个也可以使用更小和更大的尺寸。在一个实施例中，每个图案化的离散的光刻胶材料部分可以具有矩形的水平横截面形状。但是可以使用其他水平横截面形状。例如，可以使用椭圆形或卵形、正方形等。
108.可以执行各向异性蚀刻工艺以蚀刻半导体金属氧化物材料层130l的未掩蔽部分。各向异性蚀刻工艺可以包括反应离子蚀刻工艺，反应离子蚀刻工艺在半导体金属氧化物材料层130l的图案化部分上形成垂直侧壁或基本垂直的侧壁。半导体金属氧化物材料层130l的每个图案化部分可以构成半导体金属氧化物鳍130。在一个实施例中，半导体金属氧化物鳍130的二维周期阵列可以形成在至少一个下部层级介电材料层3的顶面上。每个半导体金属氧化物鳍130可以具有沿着第一水平方向hd1横向延伸的一对纵向侧壁、沿着第二水平方向hd2横向延伸的一对横向侧壁以及一对水平表面，该一对水平表面是半导体金属氧化物鳍130的相应的顶面和底面。在一个实施例中，嵌入在至少一个下部层级介电材料层3的上部中的下部层级金属线(诸如第二金属线42l)可以与半导体金属氧化物鳍130横向偏移，以避免下部层级金属线和半导体金属氧化物鳍130之间的电短路。随后可以例如通过灰化去除光刻胶层137。
109.参考图4a至图4d，示出了在形成栅极介电层50和栅电极材料层52l之后的处于第一配置的存储器阵列区域的部分。栅极介电层50包括至少一种栅极介电材料，诸如氧化硅、氮氧化硅、介电金属氧化物和/或它们的堆叠件。例如，栅极介电层50可以包括通过正硅酸乙酯(teos)与介电金属氧化物层(诸如氧化铝层、氧化铪层或氧化钛层)的热分解或等离子体分解而形成的氧化硅层的层堆叠件。用于栅极介电层的其他合适的介电材料在本发明的预期范围内。可以通过共形沉积至少一个介电材料层来形成栅极介电层50。例如，可以通过化学气相沉积和/或原子层沉积来沉积栅极介电层50。栅极介电层50的厚度可以在从1.0nm至12nm的范围内，诸如从2nm至6nm，但是也可以使用更小和更大的厚度。
110.栅电极材料层52l可以沉积在栅极介电层50上方。栅电极材料层52l包括至少一种导电材料，诸如元素金属、金属间合金、导电金属化合物(诸如导电金属氮化物材料或导电金属碳化物材料)或金属
‑
半导体合金材料(诸如金属硅化物材料)。例如，栅电极材料层52l可以包括和/或可以基本上由以下中的一种或多种组成：钨、钼、钌、铌、钴、铜、铂、镍、氮化钨、氮化钽、氮化钛和/或其他金属材料。用于栅电极材料层的其他合适的导电材料在本发明的预期范围内。栅电极材料层52l的厚度(如从具有平坦的顶面并且与半导体金属氧化物鳍130横向间隔开的平坦部分测量的)可以在从50nm至500nm的范围内，诸如从100nm至250nm，但是也可以使用更小和更大的厚度。可以通过共形沉积工艺和/或非共形沉积工艺来沉积栅电极材料层52l。例如，可以通过物理气相沉积、化学气相沉积、电镀和/或化学镀来沉积栅电极材料层52l。
111.参考图5a至图5d，示出了在形成栅电极条52之后的处于第一配置的存储器阵列区域100的部分。可以在栅电极材料层52l上方施加光刻胶层57，并且可以通过光刻曝光和显影将光刻胶层57图案化为线状光刻胶材料部分的阵列。每个线状光刻胶材料部分可以沿着第二水平方向hd2横向延伸。每个线状光刻胶材料部分可以沿着第一水平方向hd1具有均匀的宽度，该宽度小于每个半导体金属氧化物鳍130的沿着第一水平方向hd1的纵向尺寸。具体地，每个线状光刻胶材料部分可以跨过沿着第二水平方向hd2布置的半导体金属氧化物鳍130的相应行的中心部分。每个线状光刻胶材料部分的宽度可以是随后形成的半导体金属氧化物晶体管的栅极长度。例如，每个线状光刻胶材料部分的宽度可以在从20nm至300nm的范围内，诸如从40nm至150nm，但是也可以使用更小和更大的宽度。
112.可以执行各向异性蚀刻工艺以穿过栅电极材料层52l转印光刻胶层57的线状光刻胶材料部分的阵列中的图案。各向异性蚀刻工艺蚀刻栅电极材料层52l的未掩蔽部分。各向异性蚀刻工艺的终点部分可以对栅极介电层50的材料具有选择性。栅电极材料层52l的每个图案化部分包括栅电极条52，栅电极条52沿着第二水平方向hd2在半导体金属氧化物鳍130的相应行上方横向延伸。每个栅电极条52包括用于相应的下面的行的半导体金属氧化物鳍130的栅电极。换句话说，用于半导体金属氧化物鳍式晶体管的每个栅电极包括相应的半导体金属氧化物鳍130，包括上面的栅电极条52的部分。在提供半导体金属氧化物鳍130的二维周期阵列的实施例中，可以形成栅电极条52的一维周期阵列。每个栅电极可以包括相应的栅电极条52的部分，可以位于栅极介电层50上并且可以沿着第二水平方向hd2跨越相应的下面的半导体金属氧化物鳍130。
113.在一个实施例中，可以在存储器阵列区域100中提供第一金属互连结构(41v、41l、42v、42l)的子集，诸如第二金属线42l的子集。在该实施例中，每个栅电极条52可以与第一
金属互连结构(41v、41l、42v、42l)的相应一个或相应子集接触，该相应一个或相应的子集可以是第二金属线42l的相应一个或相应子集。在栅电极条52可以形成在第一金属互连结构(41v、41l、42v、42l)的相应一个(或相应子集)上的实施例中，每个栅电极条52可以电连接至位于半导体材料层10上的场效应晶体管中的相应一个(可以包括相应的栅极线驱动器晶体管)。
114.参考图6a至图6e，示出了在去除光刻胶层57并且形成源极区域132和漏极区域138之后的处于第一配置的存储器阵列区域100的部分。例如，可以通过灰化实现光刻胶层57的去除。可以通过执行离子注入工艺将合适的电掺杂剂注入到半导体金属氧化物鳍130的未掩蔽部分中。栅电极条52可以在离子注入工艺期间用作离子注入掩模。可以在半导体金属氧化物鳍130的注入部分中形成过量空穴或过量电子的电掺杂剂包括但不限于na、k、mg、ca、sr、y、la、b、al、ga、n、p、as、sb、f、cl和可以在半导体金属氧化物鳍130中形成空穴或过量电子的其他元素。可选地或附加地，可以可选地执行等离子体处理以改善半导体金属氧化物鳍130中的半导体金属氧化物材料的电特性。可以在每个半导体金属氧化物鳍130的一侧中形成源极区域132，并且可以在每个半导体金属氧化物鳍130的另一侧中形成漏极区域138。每个半导体金属氧化物鳍130中的未注入部分构成沟道区域135，该沟道区域135位于栅电极条52中的相应一个下面。
115.可以形成鳍式场效应晶体管的二维阵列。每个鳍式场效应晶体管是使用半导体金属氧化物鳍130的部分(即，位于栅电极条52下面的部分)作为沟道区域135的半导体金属氧化物鳍式晶体管。每个鳍式场效应晶体管包括相应的半导体金属氧化物鳍130，并且位于至少一个下部层级介电材料层3的顶面上方。在一个实施例中，半导体金属氧化物鳍130包括氧化铟镓锌(igzo)。栅电极条52可以位于半导体金属氧化物鳍130的相应行上面，并且可以沿着第一水平方向hd1彼此横向间隔开，并且可以沿着第二水平方向hd2横向延伸。在该实施例中，每个鳍式场效应晶体管包括作为栅电极的栅电极条52中的相应一个的部分。半导体金属氧化物鳍式晶体管的二维阵列可以用作存取晶体管的二维阵列，存取晶体管的二维阵列提供对存储器单元的二维阵列内的相应存储器单元的单独存取。
116.图7a至图7e示出了在形成存取层级介电材料层70、漏极接触通孔结构78和源极接触通孔结构72之后的处于第一配置的存储器阵列区域100的部分。图7f示出了图7a至图7e的处理步骤处的示例性结构。注意，为了清楚起见，省略了在图7f中的存储器单元
‑
存取晶体管组件101的二维阵列内的许多组件。半导体金属氧化物鳍式晶体管的二维阵列可以用作存取晶体管的二维阵列，存取晶体管的二维阵列控制对随后形成的存储器单元的个性化存取(即，选择晶体管器件)。这样，将在半导体金属氧化物鳍式晶体管的二维阵列的层级处形成的介电材料层称为存取层级介电材料层70。存取层级介电材料层70包括介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃或多孔介电材料。可以通过化学气相沉积和/或通过旋涂来沉积存取层级介电材料层70。可选地，可以通过化学机械平坦化(cmp)工艺来平坦化存取层级介电材料层70，以为存取层级介电材料层70提供水平的平坦顶面。栅电极条52的最顶部表面和存取层级介电材料层70的顶面之间的垂直距离可以在从50nm至500nm的范围内，诸如从100nm至250nm，但是也可以使用更小和更大的垂直距离。通常地，存取层级介电材料层70可以形成在栅电极条52和半导体金属氧化物鳍130上方并且可以将栅电极条52和半导体金属氧化物鳍130嵌入在其中。如图7f所示，存取层级介电材
料层70可以延伸至外周区域200中。
117.可以将光刻胶层(未示出)施加在存取层级介电材料层70上方，并且可以光刻图案化光刻胶层以在源极区域132、漏极区域138、位于外周区域200中的第一金属互连结构(41v、41l、42v、42l)的子集(可以是第二金属线42l的相应一个或相应子集)以及可选地栅电极条52(在栅电极条52不与第一金属互连结构(41v、41l、42v、42l)的相应下面的一个(诸如第二金属线42l)接触的实施例中)上面的区域中形成开口。可以执行各向异性蚀刻工艺以穿过存取层级介电材料层70转印光刻胶层中的开口的图案。换句话说，可以通过各向异性蚀刻工艺来蚀刻存取层级介电材料层70的未由图案化的光刻胶层掩蔽的部分。可以在光刻胶层中的每个开口下方形成通孔腔。源极区域132、漏极区域138、第一金属互连结构(41v、41l、42v、42l)和/或栅电极条52中的相应一个的顶面可以在穿过存取层级介电材料层70的每个开口和通孔腔的底部处物理地暴露。随后可以例如通过灰化去除光刻胶层。可选地，两个或更多光刻胶层可以用于图案化穿过存取层级介电材料层70的开口的相应子集，以便优化每个通孔腔的深度。源极区域132的至少顶面可以在源极区域132上面的每个通孔腔下方物理地暴露，并且漏极区域138的至少顶面可以在漏极区域138上面的每个通孔腔下方物理地暴露。在一个实施例中，源极区域132的侧壁可以在源极区域132上面的通孔腔下方物理地暴露，并且漏极区域138的侧壁可以在漏极区域138上面的通孔腔下方物理地暴露。可以是第二金属线42l的第一金属互连结构(41v、41l、42v、42l)的顶面可以在第一金属互连结构(41v、41l、42v、42l)上面的每个通孔腔的底部处物理地暴露。栅电极条52的顶面可以在栅电极条52上面的每个通孔腔下方物理地暴露。
118.可以在每个通孔腔中沉积至少一种金属材料。至少一种金属材料可以包括例如金属阻挡衬里和金属填充材料的组合，金属阻挡衬里包括导电金属氮化物材料(诸如wn、tin和/或wn)，并且金属填充材料诸如cu、w、mo、co，ru、另一种元素金属或金属间合金。可以通过平坦化工艺从包括存取层级介电材料层70的顶面的水平面之上去除至少一种金属材料的过量部分。平坦化工艺可以包括凹进蚀刻工艺和/或化学机械平坦化工艺。填充相应的通孔腔的至少一种导电材料的每个剩余部分包括存取层级金属通孔结构(72、78、43v)。
119.存取层级金属通孔结构(72、78、43v)可以包括与下面的源极区域132的顶面和可选的侧壁接触的源极接触通孔结构72。存取层级金属通孔结构(72、78、43v)可以包括与下面的漏极区域138的顶面以及可选的侧壁接触的漏极接触通孔结构78。存取层级金属通孔结构(72、78、43v)可以包括与相应的第二金属线42l的顶面接触的第二金属通孔结构43v。在下部互连层级结构包括不同数量的介电材料层的实施例中，垂直延伸穿过位于外周区域200中的存取层级介电材料层70的部分的金属通孔结构可以与位于不同层级处的金属线接触。可选地，存取层级金属通孔结构(72、78、43v)可以包括与栅电极条52的相应一个的顶面接触的栅极接触通孔结构(未示出)。在该实施例中，栅电极条52可以横向延伸至外周区域200的边缘，并且可以在外周区域内或附近的栅电极条52的端部处形成栅极接触通孔结构，以减少存储器阵列区域100内的金属通孔结构的混乱。每个存取层级金属通孔结构(72、78、43v)都嵌入在存取层级介电材料层70内。
120.可以同时形成存取层级金属通孔结构(72、78、43v)。换句话说，可以使用相同组的沉积工艺来沉积至少一种金属材料，至少一种金属材料沉积到延伸穿过存取层级介电材料层70的通孔腔中，并且相同的平坦化工艺限定存取层级金属通孔结构(72、78、43v)的顶面。
因此，在形成漏极接触通孔结构78和源极接触通孔结构72的同时，可以在第一金属互连结构(41v、41l、42v、42l)(例如，第二金属线42l)中的相应一个的顶面正上方形成外周区域200中的存取层级金属通孔结构(72、78、43v)(诸如第二金属通孔结构43v)。因此，每个存取层级金属通孔结构(72、78、43v)可以包括相同的金属材料。例如，每个存取层级金属通孔结构(72、78、43v)可以包括金属阻挡衬里材料(诸如tin、tan和/或wn)和相同的金属填充材料的相同组合。每个存取层级金属通孔结构(72、78、43v)的顶面可以形成在同一水平面内。例如，每个第二金属通孔结构43v可以具有位于与漏极接触通孔结构78和源极接触通孔结构72的顶面相同的水平面内的相应顶面。
121.参考图8a至图8e，示出了在形成源极线82和金属板88之后的处于第一配置的存储器阵列区域100的部分。图8f示出了图8a至图8e的处理步骤处的示例性结构。注意，为了清楚起见，省略了图8f中的存储器单元
‑
存取晶体管组件101的二维阵列内的许多组件。
122.在形成存取层级金属通孔结构(72、78、43v)之后，可以在存取层级介电材料层70上方沉积介电材料层。介电材料层在本文中称为源极线层级介电材料层80。在存取层级介电材料层70形成在第二互连层级介电材料层32的顶面上的实施例中，存取层级介电材料层70和源极线层级介电材料层80的组合构成第三互连层级介电材料层33，第二互连层级介电材料层32是第二互连层级结构l2的组件，第三互连层级介电材料层33是第三互连层级结构l3的组件。源极线层级介电材料层80包括介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃或多孔介电材料。可以通过化学气相沉积或通过旋涂来沉积源极线层级介电材料层80。源极线层级介电材料层80的厚度可以在从50nm至300nm的范围内，但是也可以使用更小和更大的厚度。
123.可以在源极线层级介电材料层80上方施加光刻胶层，并且可以光刻图案化光刻胶层以在其中形成开口。开口的图案可以包括线状开口和衬垫状开口。例如，可以在每个源极接触通孔结构72的区域上方形成线状开口，并且可以在每个漏极接触通孔结构78的区域上方形成衬垫状开口。此外，可以在第二金属通孔结构43v和栅极接触通孔结构(如果存在)的每个区域上方形成线状开口或衬垫状开口。在一个实施例中，光刻胶层可以包括沿着第二水平方向hd2横向延伸的多个线状开口，使得每个线状开口位于沿着第二水平方向hd2布置的源接触通孔结构72的相应行上面。
124.可以执行各向异性蚀刻工艺，以穿过源极线层级介电材料层80转印光刻胶层中的开口的图案。存取层级金属通孔结构(72、78、43v)的至少一个顶面可以在光刻胶层中的开口下方形成的每个腔下方物理地暴露。随后可以例如通过灰化去除光刻胶层。
125.至少一种金属材料可以沉积在源极线层级介电材料层80中的每个腔中。至少一种金属材料可以包括例如金属阻挡衬里(包括导电金属氮化物材料(诸如wn、tin和/或wn))和金属填充材料(诸如cu、w、mo、co、ru、另一种元素金属或金属间合金)的组合。可以通过平坦化工艺从包括源极线层级介电材料层80的顶面的水平面之上去除至少一种金属材料的过量部分。平坦化工艺可以包括凹进蚀刻工艺和/或化学机械平坦化工艺。填充源极线层级介电材料层80中的相应腔中的至少一种导电材料的每个剩余部分包括源极线层级互连结构(82、88、43l)。
126.源极线层级互连结构(82、88、43l)可以包括源极线82，该源极线82与源极接触通孔结构72的相应行接触并且沿着第二水平方向hd2横向延伸。因此，源极线82的纵向方向可
以平行于栅电极条52的纵向方向。在一个实施例中，源极线82可以形成为沿着第一水平方向hd1具有第一节距的一维周期阵列。源极线82可以沿着第一水平方向hd1横向地间隔开。通常地，源极线82可以通过源极接触通孔结构72的相应行电连接至位于鳍式场效应晶体管的二维阵列内的场效应晶体管的相应行内的源极区域132的相应集合。
127.源极线层级互连结构(82、88、43l)可以包括金属板88，金属板88与漏极接触通孔结构78中的相应一个的顶面接触。在一个实施例中，金属板88可以形成为沿着第一水平方向hd1具有第一节距并且沿着第二水平方向hd2具有第二节距的周期二维阵列。在一个实施例中，金属板88的尺寸可以调节为使得随后形成的相应存储器单元的整个区域适合于相应金属板88的外周内部。
128.源极线层级互连结构(82、88、43l)可以包括可以形成在外周区域200中的金属线。在源极线层级介电材料层80构成第三互连层级介电材料层33的实施例中，这种金属线可以是第三金属线43l，该第三互连层级介电材料层33是第三互连层级结构的组件。在该实施例中，第三金属线43l可以与至少一个第二金属通孔结构43v接触。在栅极接触通孔结构嵌入在存取层级介电材料层中的实施例中，源极线层级互连结构(82、88、43l)可以包括栅极连接金属线(未示出)或栅极连接金属焊盘(未示出)，栅极连接金属线或栅极连接金属焊盘可以用于在每个栅电极条52和位于半导体材料层10上的相应的场效应晶体管(可以包括字线驱动器晶体管)之间提供电连接。
129.形成在外周区域200中的每个源极线层级互连结构(诸如第三金属线43l)可以与存取层级金属通孔结构中的相应一个(诸如第二金属通孔结构43v中的相应一个)的顶面接触。形成在外周区域200中的每个源极线层级互连结构(诸如第三金属线43l)可以与金属板88和源极线82的形成同时形成。
130.图9a至图9e示出了在形成存储器单元150之后的处于第一配置的存储器阵列区域100的部分。在半导体金属氧化物鳍式晶体管形成为二维周期阵列的实施例中，存储器单元150可以形成为存储器单元150的二维周期阵列。在一个实施例中，每个存储器单元150可以包括磁隧道结、铁电隧道结、相变存储器材料或空位调制的导电氧化物材料部分。此外，每个存储器单元150可以包括第一电极126和第二电极158，第一电极126包括金属材料并且与金属板88中的相应一个接触，并且第二电极158包括金属材料并且保护下面的存储器单元150的数据存储部分。在第一电极126(即，底部电极)和第二电极158(即，顶部电极)之间提供存储器元件。
131.在说明性示例中，在存储器单元150包括磁性隧道结的实施例中，存储器单元150可以包括层堆叠件，该层堆叠件从底部到顶部包括第一电极126、促进上面的材料层的晶体生长的金属晶种层128、合成反铁磁(saf)结构140、隧道阻挡层146、自由磁化层148和第二电极158。在省略第一电极126的情况下，金属板88可以用作第一电极。saf结构140从底部到顶部可以包括硬磁化层141、反铁磁耦接层142和参考磁化层143。
132.第一电极126包括金属材料，诸如tin、tan、wn、w、cu、al、ti、ta、ru、co、mo、pt、它们的合金和/或它们的组合。用于第一电极的其他合适的金属材料在本发明的预期范围内。第一电极126的厚度可以在从10nm至100nm的范围内，但是也可以使用更小和更大的厚度。金属晶种层128可以包括钛、钌或引起后续材料层的晶体生长的另一种过渡金属。用于金属晶种层的其他合适的金属晶种材料在本发明的预期范围内。金属晶种层128的厚度可以在从
3nm至30nm的范围内，但是也可以使用更小和更大的厚度。saf结构140的硬磁化层141可以包括硬铁磁材料，诸如ptmn、irmn、rhmn、femn、osmn等。用于硬磁化层141的其他合适的硬铁磁材料在本发明的预期范围内。saf结构140的反铁磁耦接层142可以包括钌或铱。用于反铁磁耦接层142的其他合适的反铁磁材料在本发明的预期范围内。可以选择反铁磁耦接层的厚度，使得由反铁磁耦接层引起的交换相互作用将硬磁化层和参考磁化层的相对磁化方向稳定在相反的方向上，即，反平行对准。saf结构140的参考磁化层143可以包括硬铁磁材料，诸如co、cofe、cofeb、cofeta、nife、copt、cofeni等。用于参考磁化层143的其他合适的硬铁磁材料在本发明的预期范围内。saf结构140的厚度可以在从5nm至30nm的范围内，但是也可以使用更小和更大的厚度。隧道阻挡层146可以包括隧道阻挡材料，诸如氧化镁(mgo)、氧化铝(al2o3)、氮化铝(aln)、氮氧化铝(alon)、氧化铪(hfo2)或氧化锆(zro2)。用于隧道阻挡层的其他合适的隧道阻挡材料在本发明的预期范围内。隧道阻挡层146的厚度可以是0.7nm至2.0nm，但是也可以使用更小和更大的厚度。自由磁化层148包括具有与saf结构140中的参考磁化层的磁化方向平行或反平行的两个稳定的磁化方向的铁磁材料。自由磁化层148包括硬铁磁材料，诸如co、cofe、cofeb、cofeta、nife、copt、cofeni等。用于自由磁化层的其他合适的硬铁磁材料在本发明的预期范围内。自由磁化层148的厚度可以在从1nm至6nm的范围内，但是也可以使用更小和更大的厚度。第二电极158包括至少一种金属材料，诸如tin、tan、wn、w、cu、al、ti、ta、ru、co、mo、pt、它们的合金和/或它们的组合。用于第二电极的其他合适的金属材料在本发明的预期范围内。第二电极158的厚度可以在从10nm至100nm的范围内，但是也可以使用更小和更大的厚度。
133.通常地，可以通过沉积毯式(未图案化的)存储器材料层，形成离散的蚀刻掩模材料部分(可以是光刻胶材料部分、硬掩模材料部分或其他图案化材料部分)的二维阵列(覆盖位于金属板88上面的毯式存储器材料层的部分)，以及通过使用至少一种各向异性蚀刻工艺和/或离子研磨去除毯式存储器材料层的未掩蔽部分来形成存储器单元150的二维阵列。可以例如通过灰化或通过溶解在蚀刻剂中来去除离散的蚀刻掩模材料部分的阵列。在一个实施例中，每个存储器单元150可以形成在相应的金属板88的顶面上。在一个实施例中，每个存储器单元150包括第一电极126，该第一电极126通过第一导电路径电连接至相应的半导体金属氧化物鳍130内的相应的漏极区域138。例如，第一导电路径可以包括漏极接触通孔结构78和金属板88。
134.图10a至图10e示出了在形成存储器层级介电材料层90和存储器单元接触通孔结构98之后的处于第一配置的存储器阵列区域100的部分。图10f示出了图10a至图10e的处理步骤处的示例性结构。注意，为了清楚起见，省略了图10f中的存储器单元
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存取晶体管组件101的二维阵列内的许多组件。
135.存储器层级介电材料层90可以形成在存储器单元150的二维阵列的层级处，并且横向围绕存储器单元150的二维阵列并且将存储器单元150的二维阵列嵌入在其中。存储器层级介电材料层90包括介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃或多孔介电材料。可以通过化学气相沉积和/或通过旋涂来沉积存储器层级介电材料层90。存储器层级介电材料层90可以沉积有平坦的顶面。存储器层级介电材料层90的厚度可以在从50nm至500nm的范围内，诸如从100nm至250nm，但是也可以使用更小和更大的厚度。通常地，如图10f所示，存储器层级介电材料层90延伸至外周区域200中。
136.可以在存储器层级介电材料层90上方施加光刻胶层(未示出)，并且可以光刻图案化光刻胶层以在存储器单元150、外周区域200中的第三金属线43l、源极线82和/或嵌入在源极线层级介电材料层80中的栅极连接金属线(未示出)或栅极连接金属焊盘(未示出)上面的区域中形成开口。可以执行各向异性蚀刻工艺以穿过存储器层级介电材料层90转印光刻胶层中的开口的图案。换句话说，可以通过各向异性蚀刻工艺来蚀刻存储器层级介电材料层90中的未由图案化的光刻胶层掩蔽的部分。可以在光刻胶层中的每个开口下方形成通孔腔。存储器单元150中的相应一个、外周区域200中的第三金属线43l、源极线82和/或栅极连接金属线(未示出)或栅极连接金属焊盘(未示出)的顶面可以在穿过存储器层级介电材料层90的每个开口和通孔腔的底部处物理地暴露。随后可以例如通过灰化去除光刻胶层。
137.至少一种金属材料可以沉积在每个通孔腔中。至少一种金属材料可以包括例如金属阻挡衬里(包括导电金属氮化物材料(诸如wn、tin和/或wn))和金属填充材料(诸如cu、w、mo、co、ru、另一种元素金属或金属间合金)的组合。用于存储器层级金属通孔的其他合适的金属填充材料可以在本发明的预期范围内。可以通过平坦化工艺从包括存储器层级介电材料层90的顶面的水平面之上去除至少一种金属材料的过量部分。平坦化工艺可以包括凹进蚀刻工艺和/或化学机械平坦化工艺。填充相应的通孔腔的至少一种导电材料的每个剩余部分包括存储器层级金属通孔结构(98、44v)。
138.存储器层级金属通孔结构(98、44v)可以包括与相应的存储器单元150的顶面(诸如相应的第二电极158的顶面)接触的存储器单元接触通孔结构98。在省略第二电极158的情况下，存储器单元接触通孔结构98可以用作第二电极。存储器层级金属通孔结构(98、44v)可以包括与外周区域200中的相应第三金属线43l的顶面接触的第三金属通孔结构44v。可选地，存储器层级金属通孔结构(98、44v)可以包括与相应的源极线82、相应的栅极连接金属线(未示出)或相应的栅极连接金属焊盘(未示出)的顶面接触的附加连接通孔结构(未示出)。
139.可以同时形成存储器层级金属通孔结构(98、44v)。换句话说，可以使用相同组的沉积工艺来沉积至少一种金属材料，该至少一种金属材料沉积到延伸穿过存储器层级介电材料层90的通孔腔中，并且相同的平坦化工艺限定存储器层级金属通孔结构(98、44v)的顶面。因此，在形成漏极接触通孔结构78和源极接触通孔结构72的同时，可以在外周区域200中的源极线层级互连结构(82、88、43l)中的相应一个(诸如第三金属通孔结构44v)的顶面正上方形成外周区域200中的存储器层级金属通孔结构(诸如第三金属通孔结构44v)。因此，每个存储器层级金属通孔结构(98、44v)可以包含相同的金属材料。例如，每个存储器层级金属通孔结构(98、44v)可以包括金属阻挡衬里材料(诸如tin、tan和/或wn)和相同的金属填充材料的相同组合。每个存储器层级金属通孔结构(98、44v)的顶面可以形成在同一水平面内。例如，每个第三金属通孔结构43v可以具有与存储器单元接触通孔结构98的顶面位于同一水平面内的相应的顶面。每个存储器单元接触通孔结构98可以于存储器单元150的顶面接触，并且可以嵌入在存储器层级介电材料层90中。
140.在形成存储器层级金属通孔结构(98、44v)之后，可以在存储器层级介电材料层90上方沉积介电材料层。介电材料层在本文中称为位线层级介电材料层110。在实施例中，其中存取层级介电材料层70和源极线层级介电材料层80的组合形成为第三互连层级介电材料层33(为第三互连层级结构l3的组件)，存储器层级介电材料层90和位线层级介电材料层
110的组合构成第四互连层级介电材料层34(为第四互连层级结构l4的组件)。位线层级介电材料层110包括介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃或多孔介电材料。可以通过化学气相沉积或通过旋涂来沉积位线层级介电材料层110。位线层级介电材料层110的厚度可以在从50nm至300nm的范围内，但是也可以使用更小和更大的厚度。
141.可以在位线层级介电材料层110上方施加光刻胶层，并且可以光刻图案化光刻胶层以在其中形成开口。开口的图案可以包括线状开口和衬垫状开口。例如，沿着第一水平方向hd1横向延伸的线状开口可以形成在存储器单元接触通孔结构98的每列上方。附加线状开口和/或衬垫状开口可以形成在其他存储器层级金属通孔结构(98、44v)上方。
142.可以执行各向异性蚀刻工艺以穿过位线层级介电材料层110转印光刻胶层中的开口的图案。存储器层级金属通孔结构(98、44v)的至少一个顶面可以在形成在光刻胶层中的开口下方的每个腔下方物理地暴露。随后可以例如通过灰化去除光刻胶层。
143.至少一种金属材料可以沉积在位线层级介电材料层110中的每个腔中。至少一种金属材料可以包括例如金属阻挡衬里(包括导电金属氮化物材料(诸如wn、tin和/或wn))和金属填充材料(诸如cu、w、mo、co、ru、另一种元素金属或金属间合金)的组合。可以通过平坦化工艺从包括位线层级介电材料层110的顶面的水平面之上去除至少一种金属材料的过量部分。平坦化工艺可以包括凹进蚀刻工艺和/或化学机械平坦化工艺。填充位线层级介电材料层110中的相应腔的至少一种导电材料的每个剩余部分包括位线层级互连结构(118、44l)。
144.位线层级互连结构(118、44l)可以包括位线118，位线118与存储器单元接触通孔结构98的相应列接触并且沿着第一水平方向hd1横向延伸。因此，位线118的纵向方向可以垂直于栅电极条52的纵向方向。在一个实施例中，位线118可以形成为沿着第二水平方向hd2具有第二节距的一维周期阵列。位线118可以沿着第二水平方向hd2横向地间隔开。位线118可以位于存储器单元150的相应列上面并且可以电连接至存储器单元150的相应列，存储器单元150的相应列是存储器单元150的二维阵列内的存储器单元150的集合。在一个实施例中，存储器单元150的每个第二电极158可以例如通过相应的存储器单元接触通孔结构98电连接至相应的位线118。
145.可以形成附加介电材料层(未示出)和附加金属互连结构(未示出)，它们统称为上部层级金属互连结构。在第一金属互连结构(41v、41l、42v、42l)之上形成的所有金属互连结构的集合在本文中称为第二金属互连结构。第二金属互连结构包括形成在存取层级介电材料层70、源极线层级介电材料层80、存储器层级介电材料层90和位线层级介电材料层110内的金属互连结构。每条位线118可以通过第二金属互连结构和第一金属互连结构(41v、41l、42v、42l)的子集电连接至半导体材料层10上的场效应晶体管中的相应一个。
146.在一个实施例中，衬底8可以包括半导体衬底，并且可以包括单晶半导体层作为半导体材料层10，并且可以位于至少一个下部层级介电材料层3下面。包括相应的单晶半导体沟道的场效应晶体管可以位于单晶半导体层上。每条位线118可以通过嵌入在至少一个下部层级介电材料层3、存取层级介电材料层70、源极线层级介电材料层80和存储器层级介电材料层90内的金属互连结构的相应子集电连接至场效应晶体管中的相应一个。每条源极线82可以通过嵌入在至少一个下部层级介电材料层3和存取层级介电材料层70内的金属互连
结构的相应子集电连接至场效应晶体管中的相应一个。在一个实施例中，第一金属互连结构(41v、41l、42v、42l)中的至少一个可以通过位于至少一个下部层级介电材料层3的顶面上面的第二金属互连结构的子集电连接至位线118。
147.在一个实施例中，栅电极条52可以形成在第一金属互连结构(41v、41l、42v、42l)中的一个(诸如第二金属线42l)上，或者通过第二金属互连结构的子集和第一金属互连结构(41v、41l、42v、42l)的子集电连接至半导体材料层10上的场效应晶体管中的一个。在一个实施例中，半导体材料层10上的场效应晶体管可以通过嵌入在至少一个下部层级介电材料层3中的金属互连结构的集合电连接至半导体金属氧化物鳍式晶体管的栅电极(包括栅电极条52的部分)。
148.虽然使用存储器单元150的二维阵列形成在半导体金属氧化物鳍式晶体管的二维阵列的层级之上的实施例来描述本发明，但是本文明确地预期在存储器单元150的二维阵列之上形成半导体金属氧化物鳍式晶体管的二维阵列的实施例。在该实施例中，每个存储器单元150的第一电极126可以形成在第二电极158和存储器单元150的存储器元件之上，并且可以修改金属互连结构以在存储器单元150的每个第一电极126与半导体金属氧化物鳍式晶体管的漏极区域138之间提供电连接。
149.通常地，存储器单元150的二维阵列可以与鳍式场效应晶体管的二维阵列垂直偏移。每个存储器单元150可以包括相应的第一电极126、相应的存储器元件和相应的第二电极158，相应的第一电极126电连接至鳍式场效应晶体管的二维阵列中的相应一个的漏极区域138。
150.参考图11a至图11e，示出了处于可选配置的存储器阵列区域100的部分，可以通过在每个半导体金属氧化物晶体管中形成多个半导体金属氧化物鳍130来从图10a至图10e所示的第一配置得到该可选配置。具体地，可以在存储器单元
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存取晶体管组件101的每个单元区域内形成沿着第二水平方向hd2横向间隔开并且沿着第一水平方向hd1对准的两个或更多半导体金属氧化物鳍130。每个源极接触通孔结构72可以与相应的存储器单元
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存取晶体管组件101的半导体金属氧化物鳍130的所有源极区域132接触，并且每个漏极接触通孔结构78可以与相应的存储器单元
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存取晶体管组件101的半导体金属氧化物鳍130的所有漏极区域138接触。可以使用存储器单元
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存取晶体管组件101中的多个半导体金属氧化物鳍130来增大每个存储器单元
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存取晶体管组件101的半导体金属氧化物鳍式晶体管的导通电流，并且提供相应的存储器单元150的有效编程、擦除和读取。
151.参考图12a至图12e，示出了在形成栅电极条52和辅助源极线42之后的处于第二配置的存储器阵列区域100的部分。可以通过执行对光刻胶层57中的图案具有修改的图5a至图5d的处理步骤从图4a至图4d所示的第一配置得到12a至图12e中所述的第二配置。具体地，可以光刻图形化在图5a至图5d的处理步骤处使用的光刻胶层57，以提供位于每个相邻行的半导体金属氧化物鳍130之间的线状光刻胶材料部分。这样，线状光刻胶材料部分可以沿着第二水平方向hd2横向延伸，并且可以完全位于半导体金属氧化物鳍130的区域外部。
152.可以执行各向异性蚀刻工艺以图案化栅电极材料层52l。各向异性蚀刻工艺可以与在图5a至图5d的处理步骤处使用的各向异性蚀刻工艺相同。栅电极材料层52l的剩余图案化部分包括栅电极条52(可以与第一配置中的相同)和辅助源极线42。在一个实施例中，辅助源极线42可以形成为沿着第一水平方向具有第一节距的周期一维阵列。辅助源极线42
和栅电极条52可以具有相同的材料部分。辅助源极线42可以位于至少一个下部层级介电材料层3的顶面上。辅助源极线42的厚度可以与栅电极条52的平坦部分的厚度相同，栅电极条52的该平坦部分与至少一个下部层级介电材料层3的顶面接触。
153.参考图13a至图13f，可以执行图6a至图6e的处理步骤以在每个半导体金属氧化物鳍130中形成源极区域132、漏极区域138和沟道区域135。
154.参考图14a至图14f，可以执行具有修改的图7a至图7f的处理步骤，以形成源极接触通孔结构72、漏极接触通孔结构78、源极连接通孔结构74、第二金属通孔结构43v以及可选的栅极接触通孔结构(未示出)。可以在形成源极接触通孔结构72、漏极接触通孔结构78、第二金属通孔结构43v和可选的栅极接触通孔结构的同时，形成穿过位于辅助源极线42中的相应一个的顶面正上方的存取层级介电材料层70的源极连接通孔结构74。这样，源极连接通孔结构74可以具有与源极接触通孔结构72、漏极接触通孔结构78、第二金属通孔结构43v以及可选的栅极接触通孔结构相同的材料组分。此外，源极连接通孔结构74的顶面可以位于包括源极接触通孔结构72、漏极接触通孔结构78、第二金属通孔结构43v和可选的栅极接触通孔结构的顶面的同一水平面内。每条辅助源极线42可以与沿着第二水平方向hd2布置的源极连接通孔结构74的相应行接触。
155.参考图15a至图15f，可以执行对源极线82的图案具有修改的图8a至图8f的处理步骤。在该实施例中，可以沿着第一水平方向加宽源极线82，以提供与沿着第二水平方向hd2布置的源极连接通孔结构74的相应行的面积重叠。因此，每条源极线82可以与源极接触通孔结构72的相应行和源极连接通孔结构74的相应行的顶面接触。
156.每个源极接触通孔结构72可以与相应的半导体金属氧化物鳍130内的相应的源极区域132接触，并且可以被嵌入在存取层级介电材料层70内。每条源极线82可以沿着第二水平方向hd2横向延伸，并且可以与源极接触通孔结构72的相应集合和源极连接通孔结构74的相应集合接触。每个源极连接通孔结构74可以与相应的源极线82的底面接触。每条辅助源极线42可以位于至少一个下部层级介电材料层3的顶面上，并且可以是与栅电极条52(包括半导体金属氧化物鳍式晶体管的栅电极)相同的材料，并且可以与源极连接通孔结构74的相应行的底面接触。
157.参考图16a至图16f，可以执行图9a至图9e和图10a至图10f的处理步骤以形成存储器单元150的二维阵列、存储器层级介电材料层90、各个存储器层级金属通孔结构(98、44v)、位线层级介电材料层110和各个位线层级互连结构(118、44l)。
158.参考图17a至图17f，示出了处于另一可选配置的存储器阵列区域100的部分，可以通过在每个半导体金属氧化物晶体管中形成多个半导体金属氧化物鳍130从图16a至图16f中所示的第二配置得到该另一可选配置。具体地，可以在存储器单元
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存取晶体管组件101的每个单元区域内形成沿着第二水平方向hd2横向间隔开并且沿着第一水平方向hd1对准的两个或更多半导体金属氧化物鳍130。每个源极接触通孔结构72可以与相应的存储器单元
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存取晶体管组件101的半导体金属氧化物鳍130的所有源极区域132接触，并且每个漏极接触通孔结构78可以与相应的存储器单元
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存取晶体管组件101的半导体金属氧化物鳍130的所有漏极区域138接触。可以使用存储器单元
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存取晶体管组件101中的多个半导体金属氧化物鳍130来增大每个存储器单元
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存取晶体管组件101的半导体金属氧化物鳍式晶体管的导通电流，并且提供相应存储器单元150的有效编程、擦除和读取。
159.参考图18，示出了在形成嵌入有上部层级金属互连结构的上部层级介电材料层之后的示例性结构。在第二互连层级结构l2上方形成存储器单元
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存取晶体管组件101的阵列的实施例中，第三互连层级结构l3可以包括存取层级介电材料层70和源极线层级介电材料层80以及嵌入其中的所有器件结构，并且第四互连层级结构l4可以包括存储器层级介电材料层90和位线层级介电材料层110以及嵌入其中的所有器件结构。随后可以形成附加互连层级结构，在本文中称为上部互连层级结构(l4、l5、l6、l7)。例如，上部互连层级结构(l4、l5、l6、l7)可以包括第四互连层级结构l4、第五互连层级结构l5、第六互连层级结构l6和第七互连层级结构l7。第四互连层级结构l4可以包括嵌入有第四金属互连结构(44v、44l)的第四互连层级介电材料层34，第四金属互连结构可以包括第三金属通孔结构44v和第四金属线44l。第五互连层级结构l5可以包括嵌入有第五金属互连结构(45v、45l)的第五互连层级介电材料层35，第五金属互连结构可以包括第四金属通孔结构45v和第五金属线45l。第六互连层级结构l6可以包括嵌入有第六金属互连结构(46v、46l)的第六互连层级介电材料层36，第六金属互连结构可以包括第五金属通孔结构46v和第六金属线46l。第七互连层级结构l7可以包括嵌入有第六金属通孔结构47v(是第七金属互连结构)和金属接合焊盘47b的第七互连层级介电材料层37。金属接合焊盘47b可以配置为用于焊料接合(可以使用c4球接合或引线接合)，或者可以配置为用于金属至金属接合(诸如铜至铜接合)。
160.每个互连层级介电材料层可以称为互连层级介电(ild)层30。每个金属互连结构可以称为金属互连结构40。金属通孔结构和位于同一互连层级结构(l2
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l7)内的上面的金属线的每个组合可以通过使用两个单镶嵌工艺顺序形成为两个离散的结构，或者可以使用双镶嵌工艺同时形成为单一结构。每个金属互连结构40可以包括相应的金属衬里(诸如厚度在从2nm至20nm的范围内的tin、tan或wn层)和相应的金属填充材料(诸如w、cu、co、mo、ru、其他元素金属或它们的合金或它们的组合)。各个蚀刻停止介电层和介电覆盖层可以插入在ild层30的垂直相邻对之间，或者可以合并到一个或多个ild层30中。
161.虽然使用存储器单元
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存取晶体管组件101的阵列可以形成为第三互连层级结构l3和第四互连层级结构l4的组件的实施例来描述本发明，但是本文明确地预期存储器单元
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存取晶体管组件101的阵列形成为任何其他互连层级结构的组件的实施例。此外，虽然使用可以形成八个互连层级结构的集合的实施例描述了本发明，但是本文明确地预期使用不同数量的互连层级结构的实施例。另外，本文明确预期在存储器阵列区域100中的多个互连层级结构内提供存储器单元
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存取晶体管组件101的两个或更多阵列的实施例。
162.参考图19，流程图示出了根据本发明的实施例的用于制造半导体器件的步骤。参考步骤1910和图1a至图2b，可以在至少一个下部层级介电材料层3的顶面上方沉积半导体金属氧化物材料层130l。参考步骤1920和图3a和图3b、图11a至图11e和图18，可以图案化半导体金属氧化物材料层130l以提供半导体金属氧化物鳍130。参考步骤1930和图4a至图4d、图11a至图11e和图18，可以在半导体金属氧化物鳍130上方形成栅极介电层50。参考步骤1940和图5a至图5d、图11a至图11e、图12a至图12e和图18，可以在栅极介电层50上方形成横跨半导体金属氧化物鳍130的栅电极条52。参考步骤1950和图7a至图7e、图11a至图11e、图13a至图14f和图18，可以在栅电极条52和半导体金属氧化物鳍130上方形成存取层级介电材料层70。参考步骤1960和图8a至图10f、图11a至图11e、图15a至图17f和图18，可以在存取层级介电材料层70上方形成嵌入在存储器层级介电材料层90中的存储器单元150。存储器
单元150包括第一电极126、存储器元件和第二电极158，第一电极126通过第一导电路径电连接至半导体金属氧化物鳍130内的漏极区域138。
163.参考所有附图并且根据本发明的各个实施例，提供了一种半导体器件，包括：半导体金属氧化物鳍130，位于至少一个下部层级介电材料层3的顶面上方并且沿着第一水平方向hd1延伸并且具有沿着第二水平方向hd2的宽度；栅极介电层50，位于半导体金属氧化物鳍130的顶面和侧壁上；栅电极(包括栅电极条52的部分)，位于栅极介电层50上，并且沿着第二水平方向hd2跨越半导体金属氧化物鳍130；存取层级介电材料层70，嵌入有栅电极和半导体金属氧化物鳍130；存储器单元150，嵌入在存储器层级介电材料层90中，该存储器层级介电材料层90与存取层级介电材料层70垂直偏移，并且存储器单元150包括第一电极126、存储器元件(诸如但不限于磁隧道结(128、140、146、148))和第二电极158；以及位线118，位于存储器单元150上面，其中：第一电极126通过第一导电路径(78、88)电连接至半导体金属氧化物鳍130内的漏极区域138；并且第二电极158电连接至位线118。
164.根据本发明的另一方面，提供了二维存储器阵列，包括：鳍式场效应晶体管的二维阵列，该鳍式场效应晶体管包括相应的半导体金属氧化物鳍130，并且位于至少一个下部层级介电材料层3的顶面上方；栅电极条52，位于半导体金属氧化物鳍130的相应行上面，沿着第一水平方向hd1彼此横向间隔开，并且每个沿着第二水平方向hd2横向延伸，其中每个鳍式场效应晶体管包括：栅电极条52中的相应一个的部分作为栅电极；存储器单元150的二维阵列，与鳍式场效应晶体管的二维阵列垂直偏移，并且包括相应的第一电极126、相应的存储器元件和相应的第二电极158，该第一电极126电连接至鳍式场效应晶体管的二维阵列中的相应一个的漏极区域138；和位线118，沿着第一水平方向hd1横向延伸，沿着第二水平方向hd2横向间隔开，并且电连接至存储器单元150的二维阵列内的存储器单元150的集合。栅电极条52可以用作用于二维存储器阵列的字线，该二维存储器阵列是存储器单元
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存取晶体管组件101的二维阵列。
165.本发明的各个实施例提供了一种存储器单元
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存取晶体管组件101的二维阵列，包括半导体金属氧化物鳍式晶体管和完全嵌入有两个互连层级结构(形成为后段制程结构的部分)的存储器单元150的串联连接。用于存储器单元
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存取晶体管组件101的二维阵列的外周电路可以提供在位于半导体衬底中的半导体材料层10的顶面上。此外，可以垂直地堆叠存储器单元
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存取晶体管组件101的多于两个的二维阵列。可以通过使用半导体金属氧化物鳍式晶体管的二维阵列作为存取晶体管来有效地使用存储器管芯的区域，存取晶体管与存储器单元150的二维阵列内的存储器单元150中的相应一个串联连接，并且完全嵌入在互连层级内。因此，可以使用本发明的各个实施例来提供具有更高的器件密度的紧凑型存储器器件。
166.本技术的一些实施例提供了一种半导体器件，包括：半导体金属氧化物鳍，位于至少一个下部层级介电材料层的顶面上方，并且沿着第一水平方向延伸并且具有沿着第二水平方向的宽度；栅极介电层，位于所述半导体金属氧化物鳍的顶面和侧壁上；栅电极，位于所述栅极介电层上，并且沿着所述第二水平方向跨越所述半导体金属氧化物鳍；存取层级介电材料层，嵌入有所述栅电极和所述半导体金属氧化物鳍；存储器单元，嵌入在与所述存取层级介电材料层垂直偏移的存储器层级介电材料层中，并且包括第一电极、存储器元件和第二电极；以及位线，位于所述存储器单元上面，其中：所述第一电极通过第一导电路径
电连接至所述半导体金属氧化物鳍内的漏极区域；并且所述第二电极电连接至所述位线。
167.在一些实施例中，半导体器件，还包括：半导体衬底，包括单晶半导体层并且位于所述至少一个下部层级介电材料层下面；以及场效应晶体管，位于所述单晶半导体层上并且包括相应的单晶半导体沟道。
168.在一些实施例中，半导体器件还包括第一金属互连结构，所述第一金属互连结构嵌入在所述至少一个下部层级介电材料层中并且电连接至位于所述单晶半导体层上的所述场效应晶体管的相应节点，其中，所述第一金属互连结构中的至少一个通过位于所述至少一个下部层级介电材料层的顶面上面的第二金属互连结构的子集电连接至所述位线。
169.在一些实施例中，所述第一导电路径包括：漏极接触通孔结构，与所述半导体金属氧化物鳍内的所述漏极区域接触并且嵌入在所述存取层级介电材料层内；以及金属板，与所述漏极接触通孔结构的顶面接触。
170.在一些实施例中，半导体器件还包括：源极接触通孔结构，与所述半导体金属氧化物鳍内的源极区域接触并且嵌入在所述存取层级介电材料层内；以及源极线，与所述源极接触通孔结构接触并且沿着所述第二水平方向横向延伸。
171.在一些实施例中，半导体器件还包括：半导体衬底，包括单晶半导体层并且位于所述至少一个下部层级介电材料层下面；场效应晶体管，位于所述单晶半导体层上并且包括相应的单晶半导体沟道，其中：位于所述单晶半导体层上的所述场效应晶体管中的一个电连接至所述位线；并且位于所述单晶半导体层上的所述场效应晶体管中的第二个电连接至所述源极线。
172.在一些实施例中，位于所述单晶半导体层上的所述场效应晶体管中的一个通过嵌入在所述至少一个下部层级介电材料层中的金属互连结构的集合电连接至所述栅电极。
173.在一些实施例中，半导体器件还包括：辅助源极线，所述辅助源极线位于所述至少一个下部层级介电材料层的顶面上，包括与所述栅电极相同的材料，并且与源极连接通孔结构接触，所述源极连接通孔结构与所述源极线的底面接触。
174.在一些实施例中，半导体器件还包括：下部层级金属线，嵌入在所述至少一个下部层级介电材料层的上部中并且与所述半导体金属氧化物鳍横向偏移；存取层级金属通孔结构，与所述下部层级金属线中的相应一条的顶面接触，包括与所述漏极接触通孔结构相同的材料，并且具有位于与所述漏极接触通孔结构的顶面相同的水平面内的相应的顶面；以及源极线层级互连结构，与所述存取层级金属通孔结构中的相应一个的顶面接触。
175.在一些实施例中，半导体器件还包括：存储器单元接触通孔结构，与所述存储器单元的顶面接触并且嵌入在所述存储器层级介电材料层中；以及存储器层级金属通孔结构，嵌入在所述存储器层级介电材料层中，与所述源极线层级互连结构中的相应一个接触，并且在包括所述存储器单元接触通孔结构的顶面的水平面内具有相应的顶面。
176.在一些实施例中，所述半导体金属氧化物鳍包括氧化铟镓锌。
177.在一些实施例中，所述存储器单元包括磁隧道结、铁电隧道结、相变存储器材料或空位调制的导电氧化物材料部分。
178.本技术的另一些实施例提供了一种存储器阵列，包括：鳍式场效应晶体管的二维阵列，包括相应的半导体金属氧化物鳍，并且位于至少一个下部层级介电材料层的顶面上方；栅电极条，位于所述半导体金属氧化物鳍的相应行上面，沿着第一水平方向彼此横向间
隔开，并且每个所述栅电极条沿着第二水平方向横向延伸，其中，每个所述鳍式场效应晶体管包括作为栅电极的所述栅电极条中的相应一个的部分；存储器单元的二维阵列，与所述鳍式场效应晶体管的二维阵列垂直偏移，并且包括相应的第一电极、相应的存储器元件和相应的第二电极，所述相应的第一电极电连接至所述鳍式场效应晶体管的二维阵列中的相应一个的漏极区域；以及位线，沿着所述第一水平方向横向延伸，沿着所述第二水平方向横向间隔开，并且电连接至所述存储器单元的二维阵列内的存储器单元的集合。
179.在一些实施例中，存储器阵列还包括源极线，所述源极线沿着所述第二水平方向横向延伸，沿着所述第一水平方向横向间隔开，并且通过源极接触通孔结构的相应行电连接至位于所述鳍式场效应晶体管的二维阵列内的场效应晶体管的相应行内的源极区域的集合。
180.在一些实施例中，存储器阵列还包括：半导体衬底，包括单晶半导体层并且位于所述至少一个下部层级介电材料层下面；场效应晶体管，位于所述单晶半导体层上并且包括相应的单晶半导体沟道，其中，所述位线和所述栅电极条中的每个通过嵌入在所述至少一个下部层级介电材料层内的金属互连结构的相应子集电连接至位于所述单晶半导体层上的所述场效应晶体管中的相应一个。
181.本技术的又一些实施例提供了一种制造半导体器件的方法，包括：在至少一个下部层级介电材料层的顶面上方沉积半导体金属氧化物材料层；图案化所述半导体金属氧化物材料层以提供半导体金属氧化物鳍；在所述半导体金属氧化物鳍上方形成栅极介电层；在所述栅极介电层上方形成横跨所述半导体金属氧化物鳍的栅电极条；在所述栅电极条和所述半导体金属氧化物鳍上方形成存取层级介电材料层；在所述存取层级介电材料层上方形成嵌入在存储器层级介电材料层中的存储器单元，其中，所述存储器单元包括第一电极、存储器元件和第二电极，所述第一电极通过第一导电路径电连接至所述半导体金属氧化物鳍内的漏极区域。
182.在一些实施例中，该方法还包括：在半导体衬底上形成包括相应的单晶半导体沟道的场效应晶体管，其中，所述至少一个下部层级介电材料层形成在所述场效应晶体管上方；形成第一金属互连结构，所述第一金属互连结构电连接至所述至少一个下部层级介电材料层内的所述场效应晶体管中的相应一个；在所述存取层级介电材料层和所述存储器层级介电材料层内形成第二金属互连结构，其中，所述位线通过所述第二金属互连结构的子集和所述第一金属互连结构电连接至位于所述单晶半导体层上的所述场效应晶体管中的相应一个。
183.在一些实施例中，所述栅电极条形成在所述第一金属互连结构中的一个上，或者通过所述第二金属互连结构的另一子集和所述第一金属互连结构的子集电连接至位于所述单晶半导体层上的所述场效应晶体管中的一个。
184.在一些实施例中，该方法还包括：在所述漏极区域的顶面上形成穿过所述存取层级介电材料层的漏极接触通孔结构；在所述半导体金属氧化物鳍内的源极区域的顶面上形成穿过所述存取层级介电材料层的源极接触通孔结构；在所述漏极接触通孔结构的顶面上形成金属板，其中，所述存储器单元形成在所述金属板的顶面上；以及在所述源极接触通孔结构的顶面上形成源极线。
185.在一些实施例中，该方法还包括：在形成所述漏极接触通孔结构和所述源极接触
通孔结构的同时，直接在所述第一金属互连结构中的相应一个的顶面上形成存取层级金属通孔结构；以及在形成所述金属板和所述源极线的同时，在所述存取层级金属通孔结构中的相应一个的顶面上形成源极线层级互连结构。
186.前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。