半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(sce：short-channel effects)更容易发生。
3.因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(finfet)。finfet中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且finfet相对于其他器件，与现有集成电路制造具有更好的兼容性。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升器件的电学性能。
5.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极材料层；在所述栅极材料层上形成图形层，所述图形层的侧部为第一开口，所述第一开口的延伸方向与所述栅极材料层的延伸方向垂直；在所述第一开口中形成第一掩膜层；形成所述第一掩膜层后，去除所述图形层；去除所述图形层后，以所述第一掩膜层为掩膜刻蚀所述栅极材料层，形成贯穿所述栅极材料层的第二开口。
6.相应的，本发明实施例还提供一种半导体结构，包括：基底；栅极材料层，位于所述基底上；图形层，凸立于所述栅极材料层上，所述图形层的延伸方向与所述栅极材料层的延伸方向垂直；第一开口，位于所述栅极材料层上，且位于所述图形层的侧部，所述第一开口的延伸方向与所述栅极材料层的延伸方向垂直；第一掩膜层，位于所述第一开口中。
7.与现有技术相比，本发明实施例的技术方案具有以下优点：
8.本发明实施例提供的半导体结构的形成方法中，所述图形层的厚度通常较小，相应的形成在第一开口中的第一掩膜层的厚度较小，去除所述图形层，形成沟槽，以所述第一掩膜层为掩膜刻蚀所述栅极材料层，形成第二开口的过程中，所述沟槽和第二开口构成的叠层开口的深宽比较小，在形成叠层开口的过程中，产生的反应副产物易及时排除，所述栅极材料层中的第二开口的刻蚀轨迹受反应副产物的影响较小，不易偏移预设刻蚀轨迹，更容易通过所述第二开口使栅极材料层断开，有利于优化半导体结构的电学性能。
9.可选方案中，所述图形层的侧部为第一开口，所述第一开口的延伸方向与所述栅极材料层的延伸方向垂直，所述图形层以第二掩膜层为掩膜刻蚀形成，所述第二掩膜层的顶部为光刻胶层，以垂直于所述第二掩膜层的延伸方向为横向，在刻蚀形成所述图形层的过程中，所述光刻胶层的横向尺寸会缩小，从而以所述第二掩膜层为掩膜刻蚀形成的图形层的横向尺寸小于原先所述光刻胶层的横向尺寸，进而形成在所述第一开口中的第一掩膜层的横向尺寸较大，在以所述第一掩膜层为掩膜刻蚀所述栅极材料层形成的第二开口的横向尺寸较小，因此后续形成的栅极结构的体积较大，对沟道的控制能力更强。
附图说明
10.图1至图8是一种半导体结构的形成方法中各步骤对应的结构示意图；
11.图9至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
12.目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
13.图1至图8，是一种半导体结构的形成方法中各步骤对应的结构示意图。
14.如图1所示，提供基底，所述基底包括衬底10、分立于所述衬底10上的鳍部11以及横跨所述鳍部11的伪栅结构12，所述伪栅结构12覆盖所述鳍部11的部分顶壁和部分侧壁，所述伪栅结构12的侧壁上形成有侧墙层(图中未示出)。
15.如图2和图3所示，图3为图2在bb处的剖面图，在所述伪栅结构12上形成掩膜层13，所述掩膜层13包括有机材料层131、位于所述有机材料层131上的抗反射涂层132以及位于所述抗反射涂层132上的光刻胶层133，所述光刻胶层133中具有凹槽15，以所述伪栅结构12的延伸方向为横向，所述凹槽15的横向尺寸为d1。
16.如图4和图5所示，图5为图4在cc处的剖面图，以所述光刻胶层133为掩膜刻蚀所述抗反射涂层132和有机材料层131，在所述有机材料层131中形成沟槽17。
17.需要说明的是，形成所述沟槽17后，所述光刻胶层133的横向尺寸为d2，所述沟槽17底部的横向尺寸为d4。
18.如图6和图7所示，图7为图6在aa处的剖面图，形成所述沟槽17后，以所述掩膜层13为掩膜刻蚀所述伪栅结构12，在所述伪栅结构12中形成开口14。
19.需要说明的是，所述开口14底部的横向尺寸为d3。
20.如图8所示，在所述开口14中形成分隔层15；形成分隔层15后，去除所述伪栅结构12，在所述分隔层15的两侧形成栅极开口(图中未示出)；在所述栅极开口中形成栅极结构16。
21.所述光刻胶层133通过光刻胶曝光形成，因为光刻机的曝光极限，所述凹槽15的横向尺寸d1越小，形成难度越大，因此，通常所述凹槽15的横向尺寸d1比最终形成的开口14底部的横向尺寸d3大，以掩膜层13为掩膜刻蚀所述伪栅结构12的过程中，光刻胶层133易消耗，导致凹槽15的横向尺寸d1变大，也就是说d2大于d1，为了能够使得最终形成的开口14的横向尺寸d3不至于过大，所述掩膜层13通常包括有机材料层131，在形成沟槽17的过程中，
产生的反应副产物会对刻蚀过程造成阻碍，形成所述沟槽17的刻蚀轨迹易受反应副产物的影响，使得所述沟槽17的侧壁与所述衬底10表面法线夹角较大，从而所述沟槽17底部的横向尺寸d4较小，相应的，以所述掩膜层13为掩膜刻蚀所述伪栅结构12形成的所述开口14的横向尺寸d3较小，相应的所述开口14的深宽比较大，形成所述开口14的过程中，形成的反应副产物难以即使去除，对刻蚀过程造成阻碍，易导致所述开口14不易横向将伪栅结构12断开，在所述开口中形成分隔层15，去除所述伪栅结构12的过程中，所述分隔层15底部靠近侧墙层18的区域易存在连通分隔层15两侧栅极开口的通道，在所述栅极开口中形成栅极结构16后，分隔层15两侧的所述栅极结构16易出现桥接，导致半导体结构的电学性能较差。
22.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极材料层；在所述栅极材料层上形成图形层，所述图形层的侧部为第一开口，所述第一开口的延伸方向与所述栅极材料层的延伸方向垂直；在所述第一开口中形成第一掩膜层；形成所述第一掩膜层后，去除所述图形层；去除所述图形层后，以所述第一掩膜层为掩膜刻蚀所述栅极材料层，形成贯穿所述栅极材料层的第二开口。
23.本发明实施例提供的半导体结构的形成方法中，所述图形层的厚度通常较小，相应的形成在第一开口中的第一掩膜层的厚度较小，去除所述图形层，形成沟槽，以所述第一掩膜层为掩膜刻蚀所述栅极材料层，形成第二开口的过程中，所述沟槽和第二开口构成的叠层开口的深宽比较小，在形成叠层开口的过程中，产生的反应副产物易及时排除，所述栅极材料层中的第二开口的刻蚀轨迹受反应副产物的影响较小，不易偏移预设刻蚀轨迹，更容易通过所述第二开口使栅极材料层断开，有利于优化半导体结构的电学性能
24.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
25.图9至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
26.如图9所示，提供基底。
27.所述基底为后续形成半导体提供工艺平台。
28.本实施例以形成的半导体结构为鳍式场效应晶体管(finfet)为例。相应的，基底包括衬底100和位于衬底100上的鳍部101。其他实施例中，半导体结构还可以为平面晶体管(mosfet)。
29.本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
30.在后续形成的半导体结构工作时，所述鳍部101中部分区域用作沟道区。
31.本实施例中，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
32.提供所述基底的步骤中，在所述鳍部101露出的所述衬底100上形成隔离层105，隔离层105覆盖鳍部101的部分侧壁。
33.隔离层105用于使得各个鳍部101之间实现电隔离。
34.本实施例中，隔离层105的材料为介电材料。具体的，隔离层105的材料包括氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层105的工艺难度和工艺成本。
35.继续参考图9，在所述基底上形成栅极材料层102。
36.栅极材料层102，为后续形成伪栅结构做准备，所述伪栅结构为后续形成栅极结构占据工艺空间。
37.本实施例中，栅极材料层102的材料包括非晶硅。
38.所述栅极材料层102的形成步骤包括：在所述基底上形成栅极材料膜；在所述栅极材料膜上形成栅极掩膜层103；以所述栅极掩膜层103为掩膜刻蚀所述栅极材料膜，剩余的所述栅极材料膜作为栅极材料层。
39.形成所述栅极材料层102的过程中，所述栅极掩膜层103的被刻蚀小于所述栅极材料层102的被刻蚀速率。
40.本实施例中，所述基底包括衬底100以及位于所述衬底100上的鳍部101。相应的，形成所述栅极材料层102的步骤中，所述栅极材料层102横跨所述鳍部101，且覆盖所述鳍部101的部分顶壁和部分侧壁。
41.继续参考图9，在所述栅极材料层102的侧壁上形成侧墙层(图中未示出)。
42.后续在所述鳍部101中形成源漏掺杂层的过程中，所述侧墙层起到保护所述栅极材料层102侧壁的作用，且所述侧墙层还能够起到定义所述源漏掺杂层形成区域的作用。
43.本实施例中，侧墙层的材料包括sin。其他实施例中，所述侧墙层的材料还可以包括：sion、sibcn或sicn。
44.形成侧墙层的步骤包括：形成覆盖所述栅极材料层102以及所述栅极材料层102露出所述基底的侧墙材料层(图中未示出)；去除所述栅极材料层102顶面以及所述基底上的侧墙材料层，位于所述栅极材料层102侧壁上剩余的所述侧墙材料层作为侧墙层。
45.本实施例中，采用原子层沉积工艺(atomic layer deposition，ald)或者化学气相沉积工艺(chemical vapor deposition，cvd)形成所述侧墙材料层。
46.本实施例中，采用各向异性干法刻蚀工艺去除所述栅极材料层102顶面以及所述基底上的侧墙材料层。
47.所述半导体结构的形成方法还包括：形成所述侧墙层后，在所述侧墙层和栅极材料层102两侧的所述鳍部101中形成凹槽(图中未示出)；在所述凹槽中形成源漏掺杂层(图中未示出)。
48.在半导体结构工作时，所述源漏掺杂层为沟道提供应力，提高载流子的迁移速率。
49.本实施例中，所述半导体结构用于形成nmos(negative channel metal oxide semiconductor)，源漏掺杂层用于作为nmos的源极和漏极。在半导体结构工作时，源漏掺杂层为栅极结构下方的沟道施加拉伸应力(tensile stress)，拉伸沟道可以提高电子的迁移速率。
50.其他实施例中，所述半导体结构用于形成pmos(positive channel metal oxide semiconductor)，源漏掺杂层用于作为pmos的源极和漏极。在半导体结构工作时，源漏掺杂层为栅极结构下方的沟道施加压缩应力(compression stress)，压缩沟道可以提高空穴的迁移率。
51.所述半导体结构的形成方法还包括：在形成所述源漏掺杂层后，在所述侧墙层之间形成第一开口之前，在所述栅极材料层102和侧墙层之间的所述隔离层105以及源漏掺杂层上形成层间介质层，所述层间介质层的顶面与所述栅极掩膜层103的顶面齐平。
52.层间介质层用于电隔离相邻器件。
53.本实施例中，所述层间介质层的材料为绝缘材料。具体的，所述层间介质层的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层的工艺难度和工艺成本。
54.参考图10至图12，在所述栅极材料层102上形成图形层106，所述图形层106的侧部为第一开口107(如图12所示)，所述第一开口107的延伸方向与所述栅极材料层102的延伸方向垂直。
55.本发明实施例提供的半导体结构的形成方法中，所述图形层106的厚度通常较小，相应的后续形成在第一开口107中的第一掩膜层的厚度较小，后续去除所述图形层106，形成沟槽，以所述第一掩膜层为掩膜刻蚀所述栅极材料层102形成第二开口的过程中，所述沟槽和第二开口构成的叠层开口的深宽比较小，在形成叠层开口的过程中，产生的反应副产物易及时排除，所述栅极材料层102中的第二开口的刻蚀轨迹受反应副产物的影响较小，不易偏移预设刻蚀轨迹，更容易通过所述第二开口使栅极材料层102断开，有利于优化半导体结构的电学性能。
56.所述图形层106侧部的所述第一开口107用于形成第一掩膜层。
57.具体的，所述图形层106的材料包括：氮化硅、氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或多种。本实施例中，所述图形层106的材料包括氮化硅。氮化硅是工艺中常用的材料，形成工艺简单，有利于降低半导体结构的工艺成本。
58.需要说明的是，所述图形层106不宜过厚也不宜过薄。若所述图形层106过厚，相应的后续在所述图形层106露出的所述栅极材料层102上形成的第一掩膜层的厚度过大，去除所述图形层106后，形成的沟槽的深宽比较大，以所述第一掩膜层为掩膜刻蚀所述栅极材料层102，在所述栅极材料层102中形成第二开口，所述沟槽和第二开口构成的叠层开口的深宽比较大，在形成叠层开口的过程中，产生的反应副产物不易及时排除，所述栅极材料层102中的第二开口的刻蚀轨迹受反应副产物的影响较大，易偏移预设刻蚀轨迹，所述第二开口不易使栅极材料层102断开。若所述图形层106过薄，相应的所述第一掩膜层的厚度过小，在后续依据所述第一掩膜层刻蚀所述栅极材料层102的过程中，第一掩膜层易过早的被消耗，所述第一掩膜层不易很好的起到掩膜的作用。本实施例中，提供所述图形层106的步骤中，所述图形层106厚度为20纳米至80纳米。
59.所述图形层106和所述第一开口107的形成步骤包括：在所述栅极材料层102上形成图形定义层108(如图10所示)；在所述图形定义层108上形成第二掩膜层109(如图11所示)；以所述第二掩膜层109为掩膜刻蚀所述图形定义层108，形成所述图形层106和位于所述图形层106侧部的所述第一开口107。
60.本实施例中，采用原子层沉积工艺(atomic layer deposition，ald)形成所述图形定义层108。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高图形定义层108的厚度均一性。在其他实施例中，还可以采用化学气相沉积工艺(chemical vapor deposition，cvd)形成所述图形定义层。
61.在所述图形定义层108上形成第二掩膜层109的步骤包括：在所述图形定义层108上形成抗反射材料层111(如图10所示)；在所述抗反射材料层111上形成光刻胶层112(如图10所示)；以所述光刻胶层112为掩膜刻蚀所述抗反射材料层111，形成抗反射涂层1092，所
述抗反射涂层1092和所述光刻胶层112作为所述第二掩膜层109。
62.所述图形层106以第二掩膜层109为掩膜刻蚀形成，所述第二掩膜层109的顶部为光刻胶层112，以垂直于所述第二掩膜层109的延伸方向为横向，在刻蚀形成所述图形层106的过程中，所述光刻胶层112的横向尺寸会缩小，从而以所述第二掩膜层109为掩膜刻蚀形成的图形层106的横向尺寸小于原先所述光刻胶层112的横向尺寸，从而形成在所述第一开口中的第一掩膜层的横向尺寸较大，相应去除所述图形层106后，在以所述第一掩膜层为掩膜刻蚀所述栅极材料层102形成的第二开口的横向尺寸较小，因此后续形成的栅极结构的体积较大，对沟道的控制能力更强。
63.需要说明的是，以垂直于所述第二掩膜层109的延伸方向为横向，在所述图形定义层108上形成第二掩膜层109的步骤中，所述第二掩膜层109的横向尺寸为第一尺寸d1。
64.以所述第二掩膜层109为掩膜刻蚀所述图形定义层108，形成图形层106的步骤中，所述第二掩膜层109的横向尺寸为第二尺寸d2，所述第二尺寸d2小于所述第一尺寸d1。
65.本实施例中，所述第二掩膜层109的顶部为光刻胶层112，以垂直于所述第二掩膜层109的延伸方向为横向，在刻蚀形成所述图形层106的过程中，所述光刻胶层112侧壁会受到横向刻蚀，所述光刻胶层112的横向尺寸会缩小，因此所述，所述第二尺寸d2小于所述第一尺寸d1。
66.所述图形层106以第二掩膜层109为掩膜刻蚀形成，相应的所述图形层106的横向尺寸等于第二尺寸d2。
67.本实施例中，以第二掩膜层109为掩膜采用各向异性的干法刻蚀工艺刻蚀所述图形定义层108，形成图形层106。各向异性的干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述图形层106的形貌满足工艺需求，且还有利于提高所述图形定义层108的去除效率。
68.所述半导体结构的形成方法还包括：形成所述图形层106后，去除所述第二掩膜层109。
69.去除所述第二掩膜层109为后续在所述第一开口107中形成第一掩膜层做准备。
70.所述半导体结构的形成方法还包括：形成所述层间介质层后，形成图形定义层108前，在所述栅极掩膜层103上形成第一刻蚀停止材料层113(如图10所示)。
71.在刻蚀所述图形定义层108，形成图形层106的过程中，所述第一刻蚀停止材料层113的被刻蚀速率小于所述图形定义层108的被刻蚀速率，从而具有良好的刻蚀停止作用，进而可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。
72.本实施例中，所述第一刻蚀停止材料层113的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一刻蚀停止材料层113的工艺难度和工艺成本。
73.所述半导体结构的形成方法还包括：形成所述图形定义层108后，形成第二掩膜层109前，在所述图形定义层108上形成第二刻蚀停止材料层114(如图10所示)。
74.在以所述光刻胶层112为掩膜刻蚀所述抗反射材料层111，形成抗反射层1092的过程中，所述第二刻蚀停止材料层114的被刻蚀速率小于所述抗反射材料层111的被刻蚀速率，从而具有良好的刻蚀停止作用，进而可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。
75.本实施例中，所述第二刻蚀停止材料层114的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第二刻蚀停止材料层114的工艺难度和工艺成本。
76.需要说明的是，在刻蚀图形定义层108，形成所述图形层106的过程中，刻蚀所述第二刻蚀停止材料层114，形成第二刻蚀停止层122；在去除所述第二掩膜层109的过程中，去除所述第二刻蚀停止层122。
77.参考图13，在所述第一开口107中形成第一掩膜层115。
78.后续去除所述图形层106，以第一掩膜层115为掩膜刻蚀所述栅极材料层102，在所述栅极材料层102中形成第二开口。
79.具体的，所述第一掩膜层115的材料包括：氧化硅、氮化硅、氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或多种。本实施例中，所述第一掩膜层115的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一掩膜层115的工艺难度和工艺成本。
80.所述第一掩膜层115的形成步骤包括：形成覆盖所述图形层106以及所述第一开口107的掩膜材料层(图中未示出)；去除高于所述图形层106的所述掩膜材料层，剩余的位于所述栅极材料层102上的所述掩膜材料层作为所述第一掩膜层115。
81.本实施例中，采用原子层沉积工艺形成所述掩膜材料层。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高掩膜材料层的厚度均一性，使掩膜材料层的厚度能够保形覆盖在所述图形层106的侧壁、顶壁以及第一刻蚀停止材料层113上；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述掩膜材料层的保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺形成所述掩膜材料层。
82.参考图14，形成所述第一掩膜层115后，去除所述图形层106。
83.去除所述图形层106，在所述第一掩膜层115中形成沟槽116，为后续以所述第一掩膜层115为掩膜刻蚀所述栅极材料层102做准备。
84.本实施例中，采用湿法刻蚀工艺去除所述图形层106。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
85.具体的，所述图形层106的材料为氮化硅，相应的，所述刻蚀溶液包括磷酸溶液。
86.需要说明的是，去除所述图形层106的步骤中，所述图形层106和第一掩膜层115的刻蚀选择比不宜过小。若所述刻蚀选择比过小，在去除所述图形层106的过程中，所述第一掩膜层115的侧壁易受损伤，导致所述第一掩膜层115的侧壁的形貌较差，相应的所述第一掩膜层115在后续刻蚀所述栅极材料层102的过程中，产生的反应副产物不易排出，导致形成在栅极材料层102中的第二开口不能很好的将栅极材料层102断开。本实施例中，去除所述图形层106的步骤中，所述图形层106和第一掩膜层115的刻蚀选择比大于100。
87.参考图15和图16，图16为图15在aa处的剖面图，去除所述图形层106后，以所述第一掩膜层115为掩膜刻蚀所述栅极材料层102，形成贯穿所述栅极材料层102的第二开口117。
88.本发明实施例提供的半导体结构的形成方法中，所述第一开107的横向尺寸较大，相应的，形成在所述第一开口107中的第一掩膜层115的横向尺寸较大，所述沟槽116的横向尺寸较小，以所述第一掩膜层115为掩膜刻蚀所述栅极材料层102形成的第二开口117的横
向尺寸较小，因此后续形成的栅极结构的体积较大，对沟道的控制能力更强；此外，所述图形层106的厚度通常较小，相应的形成的第一掩膜层115的厚度较小，以所述第一掩膜层115为掩膜刻蚀所述栅极材料层102的过程中，贯穿第一掩膜层115和栅极材料层102的叠层开口118的深宽比较小，在形成叠层开口118的过程中，产生的反应副产物易排除，所述第二开口117的刻蚀轨迹受反应副产物的影响较小，不易偏移预设刻蚀轨迹，所述第二开口117易使栅极材料层102断开。综上，所述第二开口117既能够将所述栅极材料层102横向断开使得第二开口117底部不易存在栅极材料层102的残留，又能使得第二开口117的横向尺寸较小，有利于优化半导体结构的电学性能。
89.需要说明的是，本实施例中，以所述第一掩膜层115为掩膜刻蚀所述栅极材料层102，形成第二开口117后，所述第一掩膜层115还留有部分厚度。其他实施例中，形成第二开口后，所述第一掩膜层还可以被完全去除。
90.本实施例中，以所述第一掩膜层115为掩膜采用各向异性的干法刻蚀工艺刻蚀所述栅极材料层102，形成第二开口117。各向异性的干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第二开口117的形貌满足工艺需求，且还有利于提高所述栅极材料层102的去除效率。且采用各向异性的干法刻蚀工艺，刻蚀所述栅极材料层102的过程中，能够以隔离层105的顶部为刻蚀停止位置；此外，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀栅极掩膜层103、第一刻蚀停止材料层113以及第一掩膜层115，简化了工艺步骤。
91.具体的，所述第二开口117由隔离层105和侧墙层104(如图16所示)围成。本实施例中，贯穿第一掩膜层115和栅极材料层102的叠层开口118的深宽比较小，因此在形成叠层开口118的过程中，产生的反应副产物易排除，所述第二开口117的刻蚀轨迹受反应副产物的影响较小，不易偏移预设刻蚀轨迹，从而所述第二开口117中心区域的横向尺寸与所述第二开口117靠近所述侧墙层104的区域的横向尺寸相近似。
92.本实施例中，所述第一掩膜层115和栅极材料层102之间形成有所述栅极掩膜层103和第一刻蚀停止材料层113，相应的，所述半导体结构的形成方法还包括：刻蚀所述栅极材料层102，形成第二开口117前，刻蚀所述沟槽116露出的所述栅极掩膜层103和第一刻蚀停止材料层113，形成第三开口123。
93.需要说明的是，所述第三开口123也作为所述叠层开口118的一部分。
94.参考图17所示，在所述第二开口117中形成分隔层119。
95.后续去除所述栅极材料层102后，形成栅极开口，在所述栅极开口中形成栅极结构，因为所述第二开口117使得所述栅极材料层102断开，因此形成在所述第二开口117中的分隔层119能够电隔离分隔层119两侧的栅极结构，有利于优化半导体结构的电学性能。
96.具体的，所述分隔层119的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。本实施例中，分隔层119的材料包括氮化硅。
97.形成所述分隔层119的步骤包括：在所述第二开口117中以及所述栅极掩膜层103上形成分隔材料层(图中未示出)；去除高于所述第二开口117的分隔材料层，剩余的位于所述第二开口117中的所述分隔材料层作为分隔层119。
98.本实施例中，采用原子层沉积工艺形成所述分隔材料层。原子层沉积工艺包括进行多次的原子层沉积循环，因此原子层沉积工艺的间隙填充性能和阶梯覆盖性好，从而形
成的所述分隔层119中不易存在缝隙。在其他实施例中，还可以采用化学气相沉积工艺形成所述分隔材料层。
99.需要说明的是，在去除高于所述第二开口117的分隔材料层的过程中，还去除栅极掩膜层103、第一刻蚀停止材料层113以及所述栅极掩膜层103。
100.参考图18和图19，形成所述分隔层119后，去除所述栅极材料层102，形成栅极开口120。
101.所述栅极开口120为后续形成栅极结构提供工艺空间。
102.去除所述栅极材料层102的步骤包括：如图18所示，采用干法刻蚀工艺刻蚀部分厚度的所述栅极材料层102，剩余的所述栅极材料层102的顶面高于所述鳍部101的顶面。
103.本实施例中，所述栅极材料层102的材料为非晶硅，所述栅极材料层102的侧壁和顶壁易被氧化，形成氧化硅。采用干法刻蚀工艺刻蚀部分厚度的所述栅极材料层102能够去除所述栅极材料层102表面的氧化硅，且干法刻蚀后剩余的所述栅极材料层102高于所述鳍部101，因此不会对鳍部101造成损伤。
104.采用干法刻蚀工艺刻蚀部分厚度的所述栅极材料层102的过程中，采用的刻蚀气体包括nf3和h2。
105.如图19所示，采用干法刻蚀工艺刻蚀部分厚度的所述栅极材料层102后，采用湿法刻蚀工艺去除剩余的所述栅极材料层102。
106.湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。且湿法刻蚀工艺具有较高的刻蚀选择比，在去除所述栅极材料层102的过程中，对所述分隔层119的损伤较小。
107.本实施例中，采用湿法刻蚀工艺去除剩余的所述伪栅结构的工艺参数包括：刻蚀溶液包括氨水和四甲基氢氧化铵溶液；氨水的摩尔体积百分比为至9％至33％，温度为20摄氏度至80摄氏度；四甲基氢氧化铵的摩尔体积百分比为1％至5％，温度为20摄氏度至100摄氏度。
108.如图20所示，在所述栅极开口120中形成栅极结构121。
109.在半导体结构工作时，栅极结构121用于控制沟道的开启与断开。
110.本实施例中，所述栅极结构121包括栅介质层(图中未示出)和位于所述栅介质层上的金属栅极层(图中未示出)。
111.所述栅介质层用于实现金属栅极层与鳍部101之间的电隔离。需要说明的是，所述栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
112.本实施例中，所述栅介质层的材料为hfo2。其他实施例中，所述栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3中的一种或几种。
113.所述金属栅极层作为电极，用于实现与外部电路的电连接，在本实施例中，所述栅极层的材料为镁钨合金。其他实施例中，所述金属栅极结构的材料还可以为w、al、cu、ag、au、pt、ni或ti等。
114.本发明还提供半导体结构的形成方法第二实施例。第二实施例与第一实施例的相同之处在此不再赘述，第二实施例与第一实施例的不同之处在于：
115.所述栅极材料层的材料还可以为金属。相应的，在所述栅极材料层中形成第二开口后，剩余的所述栅极材料层作为栅极结构。所述半导体结构的形成方法还包括：形成所述
栅极结构后，在所述第二开口中形成分隔层。
116.相应的，本发明实施例还提供一种半导体结构。参考图13，示出了本发明半导体结构一实施例的结构示意图。
117.所述半导体结构包括：基底；栅极材料层102，位于所述基底上；图形层106，凸立于所述栅极材料层102上，所述图形层106的延伸方向与所述栅极材料层102的延伸方向垂直；第一开口107(如图12所示)，位于所述栅极材料层102上，且位于所述图形层106的侧部，所述第一开口107的延伸方向与所述栅极材料层102的延伸方向垂直；第一掩膜层115，位于所述第一开口107中。
118.本发明实施例提供的半导体结构中，所述第一开口107的延伸方向与所述栅极材料层102的延伸方向垂直，所述图形层106是以第二掩膜层为掩膜刻蚀形成的，所述第二掩膜层的顶部为光刻胶层，以垂直于所述第二掩膜层的延伸方向为横向，在刻蚀形成所述图形层106的过程中，所述光刻胶层的横向尺寸会缩小，从而以所述第二掩膜层为掩膜刻蚀形成的图形层106的横向尺寸小于原先所述光刻胶层的横向尺寸，进而形成在所述第一开口中的第一掩膜层115的横向尺寸较大，后续以所述第一掩膜层115为掩膜刻蚀所述栅极材料层102形成的第二开口的横向尺寸较小，因此后续形成的栅极结构的体积较大，对沟道的控制能力更强；此外，所述图形层106的厚度通常较小，相应的形成的第一掩膜层115的厚度较小，以所述第一掩膜层115为掩膜刻蚀所述栅极材料层102的过程中，贯穿第一掩膜层115和栅极材料层102的叠层开口118的深宽比较小，在形成叠层开口的过程中，产生的反应副产物易排除，所述栅极材料层102中的第二开口的刻蚀轨迹受反应副产物的影响较小，不易偏移预设刻蚀轨迹，易使栅极材料层102断开。综上，所述第二开口既能够将所述栅极材料层102横向断开使得第二开口底部不易存在栅极材料层102的残留，又能使得第二开口的横向尺寸较小，有利于优化半导体结构的电学性能。
119.所述基底为后续形成半导体结构提供工艺平台。
120.本实施例以形成的半导体结构为鳍式场效应晶体管(finfet)为例。相应的，基底包括衬底100和位于衬底100上的鳍部101。其他实施例中，半导体结构还可以为平面晶体管(mosfet)。
121.本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
122.所述鳍部101中部分区域用作沟道区。
123.本实施例中，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
124.提供所述基底的步骤中，在所述鳍部101露出的所述衬底100上形成隔离层105，隔离层105覆盖鳍部101的部分侧壁。
125.隔离层105用于使得各个鳍部101之间实现电隔离。
126.本实施例中，隔离层105的材料为介电材料。具体的，隔离层105的材料包括氧化硅，氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层105的工艺难度和工艺成本。
127.本实施例中，栅极材料层102，为后续形成伪栅结构做准备，所述伪栅结构为后续形成栅极结构占据工艺空间。
128.本实施例中，栅极材料层102的材料包括非晶硅。
129.本实施例中，所述基底包括衬底100以及位于所述衬底100上的鳍部101。相应的，所述栅极材料层102横跨所述鳍部101，且覆盖所述鳍部101的部分顶壁和部分侧壁。
130.所述半导体结构还包括：栅极掩膜层103，位于所述栅极材料层102上。
131.所述栅极掩膜层103为刻蚀形成栅极材料层102的掩膜。
132.所述半导体结构还包括：侧墙层(图未示)，位于所述栅极材料层102的侧壁。
133.所述侧墙层起到保护所述栅极材料层102侧壁的作用。
134.本实施例中，侧墙层的材料包括sin。其他实施例中，所述侧墙层的材料还可以包括：sion、sibcn或sicn。
135.所述半导体结构还包括：源漏掺杂层(图中未示出)，位于所述栅极材料层102两侧的所述鳍部101中。
136.在半导体结构工作时，所述源漏掺杂层为沟道提供应力，提高载流子的迁移速率。
137.本实施例中，所述半导体结构用于形成nmos，源漏掺杂层用于作为nmos的源极和漏极。在半导体结构工作时，源漏掺杂层为栅极结构下方的沟道施加拉伸应力，拉伸沟道可以提高电子的迁移速率。
138.其他实施例中，所述半导体结构用于形成pmos，源漏掺杂层用于作为pmos的源极和漏极。在半导体结构工作时，源漏掺杂层为栅极结构下方的沟道施加压缩应力，压缩沟道可以提高空穴的迁移率。
139.所述半导体结构还包括：层间介质层(图中未示出)，位于所述栅极材料层102和侧墙层之间的所述隔离层105以及源漏掺杂层上，且所述层间介质层的顶面与所述栅极掩膜层103的顶面齐平。
140.层间介质层用于电隔离相邻器件。
141.本实施例中，所述层间介质层的材料为绝缘材料。具体的所述层间介质层的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层的工艺难度和工艺成本。
142.后续过程中去除所述图形层106形成沟槽，所述第一掩膜层115以沟槽为掩膜刻蚀所述栅极材料层102形成第二开口。
143.具体的，所述图形层106的材料包括：氮化硅、氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或多种。本实施例中，所述图形层106的材料包括氮化硅。氮化硅是工艺中常用的材料，形成工艺简单，有利于降低半导体结构的工艺成本。
144.需要说明的是，所述图形层106不宜过厚也不宜过薄。所述第一掩膜层115是依据所述图形层106形成的，若所述图形层106过厚，相应的所述第一掩膜层115的厚度过大，后续去除所述图形层106后，形成的沟槽的深宽比较大，以所述第一掩膜层为掩膜刻蚀所述栅极材料层102，在所述栅极材料层102中形成第二开口，所述沟槽和第二开口构成的叠层开口的深宽比较大，在形成叠层开口的过程中，产生的反应副产物不易排出，所述栅极材料层102中的第二开口的刻蚀轨迹受反应副产物的影响较大，易偏移预设刻蚀轨迹，所述第二开口不易使栅极材料层102断开。若所述图形层106过薄，相应的所述第一掩膜层115的厚度过小，在后续依据所述第一掩膜层115刻蚀所述栅极材料层102的过程中，第一掩膜层115易过早的被消耗，所述第一掩膜层115不易很好的起到掩膜的作用。本实施例中，提供所述图形
层106的步骤中，所述图形层106厚度为20纳米至80纳米。
145.需要说明的是，所述半导体结构还包括：第一刻蚀停止材料层113，位于所述栅极掩膜层103与所述图形层106之间。
146.所述第一刻蚀停止材料层113作为刻蚀形成图形层106的刻蚀停止层。
147.本实施例中，所述第一刻蚀停止材料层113的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一刻蚀停止材料层113的工艺难度和工艺成本。
148.后续去除所述图形层106，形成沟槽，以第一掩膜层115为掩膜刻蚀所述栅极材料层102，在所述栅极材料层102中形成第二开口。
149.具体的，所述第一掩膜层115的材料包括：氧化硅、氮化硅、氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或多种。本实施例中，所述第一掩膜层115的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一掩膜层115的工艺难度和工艺成本。
150.本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
151.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。