半导体元件的制作方法

1.本发明实施例涉及半导体结构及其形成方法，特别是涉及堆叠的半导体元件。


背景技术：

2.随着半导体技术的演进，增加了具有较高存储容量、更快处理系统、较高性能、以及较低成本的需求。为了符合这些需求，半导体业界持续缩小半导体元件的尺寸，如金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor,mosfet)，包括平面金属氧化物半导体场效晶体管和鳍式场效晶体管(fin field effect transistor,finfet)。这样的缩小增加了半导体制造过程的复杂度。


技术实现要素：

3.一种半导体元件，包括：第一鳍片结构；隔离结构，接触第一鳍片结构的顶面；基底层，接触隔离结构；外延层，接触隔离结构和基底层；以及第二鳍片结构，于第一鳍片结构之上并接触外延层。
4.一种半导体元件，包括：第一鳍片结构；第一隔离结构，于第一鳍片结构的顶面上；基底层，于第一隔离结构上；第一外延层，于第一隔离结构和基底层上；第二隔离结构，于第一外延层上；第二外延层，于第二隔离结构上；以及第二鳍片结构，于第一鳍片结构上并接触第二外延层。
5.一种半导体元件的形成方法，包括：形成第一鳍片结构；形成基底层于第一鳍片结构上；形成隔离结构于基底层和第一鳍片结构之间；形成外延层接触隔离结构和基底层；以及形成第二鳍片结构于第一鳍片结构上并接触外延层。
附图说明
6.以下将配合所附图式详述本公开实施例的面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，可任意地放大或缩小各种部件的尺寸，以清楚地表现出本公开实施例的特征。
7.图1a和图1b是根据一些实施例，分别绘示垂直堆叠半导体元件的等距(isometric)示意图和部分剖面示意图。
8.图2a和图2b是根据一些实施例，分别绘示具有垂直栅极的交叉堆叠半导体元件和具有旋转栅极的交叉堆叠半导体元件的等距示意图。
9.图3是根据一些实施例，用以制造堆叠半导体元件的方法流程图。
10.图4～图17是根据一些实施例，绘示垂直堆叠半导体元件在制造过程的各种阶段的部分剖面示意图。
11.图18～图23是根据一些实施例，绘示具有额外隔离结构的垂直堆叠半导体元件在制造过程的各种阶段的部分剖面示意图。
12.其中，附图标记说明如下：
13.100：(垂直堆叠)半导体元件
14.102a：全绕式栅极(p型)鳍式场效晶体管
15.102b：全绕式栅极(n型)鳍式场效晶体管
16.103：源极/漏极互连件
17.104a：鳍片结构
18.104a*：鳍片结构
19.104b：鳍片结构
20.104b*：鳍片结构
21.105：源极/漏极互连件
22.106：基底
23.108a：堆叠鳍片部
24.108b：堆叠鳍片部
25.110a：(p型)外延鳍片区
26.110b：(n型)外延鳍片区
27.112：栅极结构
28.112a：栅极结构
29.112b：栅极结构
30.113：栅极互连件
31.116a：内间隔物结构
32.116a*：内间隔物层
33.116at：厚度
34.116b：内间隔物结构
35.116bt：厚度
36.120：隔离结构
37.120t：垂直尺寸
38.122a：半导体层
39.122as：间距
40.122at：厚度
41.122b：半导体层
42.122b*：半导体层
43.122bs：间距
44.122bt：厚度
45.126：掺杂层
46.126t：垂直尺寸
47.127：基底层
48.128：半导体层
49.128t：厚度
50.130：外延层
51.130t：厚度
52.200a：交叉堆叠半导体元件
53.200b：交叉堆叠半导体元件
54.202a：全绕式栅极鳍式场效晶体管
55.202b：全绕式栅极鳍式场效晶体管
56.202c：全绕式栅极鳍式场效晶体管
57.202d：全绕式栅极鳍式场效晶体管
58.212c：栅极结构
59.212d：栅极结构
60.300：方法
61.310：操作
62.320：操作
63.330：操作
64.340：操作
65.350：操作
66.412a：半导体层
67.412a*：半导体层
68.412at：厚度
69.412d：水平尺寸
70.412r：横向凹槽
71.412rt：水平尺寸
72.420：半导体层
73.420*：半导体层
74.420d：水平尺寸
75.420r：横向凹槽
76.420rt：水平尺寸
77.420t：厚度
78.430：半导体层
79.430*：半导体层
80.430t：厚度
81.532：开口
82.532w：水平尺寸
83.920：开口
84.1020：隔离层
85.1020*：隔离层
86.1020d：垂直尺寸
87.1320：隔离层
88.1512：开口
89.1830：外延层
90.1830t：厚度
91.1837：牺牲鳍片结构
92.1838：半导体层
93.1838t：厚度
94.1840：半导体层
95.1840t：厚度
96.2020：隔离结构
97.2020*：隔离层
98.2242：外延层
99.2242t：厚度
100.b
‑
b：线段
具体实施方式
101.以下公开提供了许多不同的实施例或范例，用于实施所提供事务的不同部件。组件和配置的具体范例描述如下，以简化本公开实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中提及第一部件形成于第二部件之上，可包括形成第一和第二部件直接接触的实施例，也可包括额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。如于此所使用，在第二部件上形成第一部件表示第一部件的形成是直接接触第二部件。此外，本公开可在各种范例中重复参考符号及/或字母。这样的重复本身并非主导所讨论各种实施例及/或配置之间的关系。
102.再者，此处可使用空间上相关的用语，例如“在
…
下方”、“下方的”、“低于”、“高于”、“上方的”、和类似用语，以便描述一元件或部件和其他元件或部件之间的关系，如在图式中所示。空间上相关的用语企图涵盖这些元件除了在图式中描绘的方位以外的不同方位。当装置被转至其他方位(旋转90
°
或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。
103.应注意的是，在说明书所参考的“实施例”、“一实施例”、“范例实施例”、“例示的”等，表示所述实施例可包括特定的特征、结构、或特性，但每个实施例可非必要地包括其特定的特征、结构、或特性。此外，这些用语并不必要参照至相同的实施例。再者，当描述特定的特征、结构、或特性连结至一实施例时，在本发明所属技术领域中具有通常知识者的知识范围内可将其特征、结构、或特性连结至另外的实施例，无论是否有明确的描述。
104.应能理解，本文的措辞或术语是出于描述的目的而非用以限制，因此说明书的术语或措辞将由本发明所属技术领域中具有通常知识者根据本文的教示进行解释。
105.此处所使用的用语“标称上的(nominal)”，表示在产品或制程的设计阶段期间所设定的组件或制程步骤的特征或参数的期望值或目标值，以及高于及/或低于此期望值的数值范围。此数值范围一般是由制造过程或容许差度的所造成的微小变化。
106.如本文所使用的，用词“蚀刻选择比”指的是在相同蚀刻条件下两个不同材料的蚀刻速率比例。
107.如本文所使用的，用词“基底”描述一种材料，其后续材料层将叠加于其上。可图案化基底本身。在基底顶部增加的材料可被图案化或维持不被图案化。再者，基底可为半导体材料的广泛系列，如硅、锗、砷化镓、磷化铟等。替代地，基底可由非导电材料形成，如玻璃和
蓝宝石晶圆。
108.如本文所使用的，用词“高介电常数(high
‑
k)”指的是高介电常数值。在半导体装置结构与制程领域中，高介电常数指的是介电常数大于sio2的介电常数(例如，大于约3.9)。
109.如本文所使用的，用词“低介电常数(low
‑
k)”指的是低介电常数值。在半导体装置结构与制程领域中，低介电常数指的是介电常数小于sio2的介电常数(例如，小于约3.9)。
110.如本文所使用的，用词“p型”定义的是以如硼的p型掺质所掺杂的结构、膜层、及/或区域。
111.如本文所使用的，用词“n型”定义的是以如磷的n型掺质所掺杂的结构、膜层、及/或区域。
112.如本文所使用的，用词“垂直的”表示标称上沿着垂直于基底表面的方向。
113.如本文所使用的，用词“交叉”表示多个结构沿其方向在一个点交叉。
114.如本文所使用的，用词“约”和“大抵”可表示给定量的数值可基于目标半导体装置相关的特定技术节点而改变。在一些实施例中，基于特定的技术节点，“约”和“大抵”的用语可表示给定量的数值的差异介于目标值的5％以内(例如目标值的
±
1％、
±
2％、
±
3％、
±
4％、
±
5％)。
115.于此所公开的鳍片结构的实施例可通过任何合适的方法图案化。举例来说，可使用一或多个光微影制程(包括双重图案化或多重图案化制程)图案化鳍片结构。双重图案化或多重图案化制程结合了光微影和自对准制程，比使用单一或直接光微影制程所得的节距更小的图案。举例来说，在基底上形成牺牲层，并使用光微影制程对其进行图案化。使用自对准制程在图案化后的牺牲层旁边形成间隔物。之后，移除牺牲层，然后可使用剩余的间隔物作为遮罩以图案化鳍片结构。
116.随着半导体技术的演进，已导入多重栅极元件，通过增加栅极通道耦合、减少改善关闭状态电流、以及减少短通道效应(short
‑
channel effect,sce)而改善栅极控制。已导入多重栅极元件的其中一个为全绕式栅极鳍式场效晶体管(gate
‑
all
‑
around fin field effect transistor,gaa finfet)。全绕式栅极鳍式场效晶体管在堆叠纳米片/纳米线配置中提供通道。全绕式栅极鳍式场效晶体管系由栅极结构延伸围绕通道并在通道的两侧或四侧上提供通道的栅极控制以衍生出其名称。全绕式栅极鳍式场效晶体管与金属氧化物半导体场效晶体管的制造过程相容，其允许结构缩小，而维持栅极控制并缓解短通道效应。
117.全绕式栅极鳍式场效晶体管可为平面全绕式栅极鳍式场效晶体管，其具有在同一个平面中的n型和p型全绕式栅极鳍式场效晶体管，并由同一个堆叠的纳米片/纳米线制造。随着半导体元件较低功率消耗、高性能、以及小面积(统称为功率、性能、面积(power performance area,ppa))的需求的增加，平面全绕式栅极鳍式场效晶体管有其挑战性。举例来说，n型和p型平面全绕式栅极鳍式场效晶体管具有相同的纳米片/纳米线尺寸和堆叠纳米片/纳米线之间的间距，因而对于n型和p型功函数填充物具有相同间距。n型和p型全绕式栅极鳍式场效晶体管可能需要不同间距以在n型和p型功函数填充物中提供弹性。此外，n型和p型平面全绕式栅极鳍式场效晶体管具有相同介电常数(也被称为k值)的内间隔物材料。n型和p型全绕式栅极鳍式场效晶体管针对不同元件性能需求可能需要不同的内间隔物材料。此外，在平面全绕式栅极鳍式场效晶体管的蚀刻制程期间，纳米片/纳米线混合的临
界电压(threshold voltage)的边界可能会偏移。纳米片/纳米线混合的临界电压的边界偏移可降低平面全绕式栅极鳍式场效晶体管的元件性能。再者，平面全绕式栅极鳍式场效晶体管具有相同的纳米片/纳米线尺寸和堆叠纳米片/纳米线之间的间距，但多重临界电压需要不同厚度的功函数金属。因此，透过功函数金属纳米片/纳米线图案化在平面全绕式栅极鳍式场效晶体管中包含多重临界电压可能具有挑战性。
118.根据本公开的各种实施例提供堆叠半导体元件的形成方法。根据一些实施例，堆叠半导体元件可包括在沿着一个方向的底部鳍片结构的顶部上垂直堆叠沿着相同方向的顶部鳍片结构(被称为垂直堆叠)。在一些实施例中，垂直堆叠的顶部和底部鳍片结构可各自独立地控制其纳米片/纳米线的尺寸和间距。在一些实施例中，可在沿着第二方向旋转的底部鳍片结构的顶部上堆叠沿着第一方向旋转的顶部鳍片结构，其中第一方向和第二方向相对于彼此旋转约90
°
。这于此也被称为“交叉堆叠”。在一些实施例中，交叉堆叠半导体元件可针对顶部和底部鳍片结构提供紧凑的金属互连位置和路由，因此改善ppa的表现。在一些实施例中，交叉堆叠的半导体元件可包括顶部栅极结构，相对于底部栅极结构旋转一些角度，例如约90
°
(被称为旋转栅极)。在一些实施例中，具有旋转栅极的交叉堆叠半导体元件可提供更加紧凑的金属互连路由和位置以减少寄生电阻和电容，因而改善ppa的表现。在一些实施例中，隔离层可隔离顶部鳍片结构和底部鳍片结构。在一些实施例中，在顶部鳍片结构和底部鳍片结构之间的额外隔离层可改善隔离。
119.图1a是根据一些实施例，绘示垂直堆叠半导体元件100的等距示意图，其具有在全绕式栅极鳍式场效晶体管102a上垂直堆叠的全绕式栅极鳍式场效晶体管102b。图1b是根据一些实施例，绘示垂直堆叠半导体元件100沿着线段b
‑
b的部分剖面示意图。在一些实施例中，图1a和图1b绘示部分集成电路(integrated circuit,ic)布局，其中鳍片结构之间的间距(例如鳍片节距)、鳍片结构的尺寸、以及栅极结构的尺寸可与图1a和图1b所示相似或不同。此外，在图1a和图1b中的半导体元件100的等距和剖面示意图以及后续图式为例示性目的。图1a和图1b和后续图式可能未反映实际结构、部件、或膜层的实际几何。
120.参照图1a和图1b，垂直堆叠半导体元件100可包括全绕式栅极鳍式场效晶体管102a和102b、源极/漏极互连件103和105连接至全绕式栅极鳍式场效晶体管102a和102b、栅极结构112、以及栅极互连件111连接至栅极结构112。全绕式栅极鳍式场效晶体管102a和102b可进一步包括鳍片结构104a和104b、栅极结构112a和112b、内间隔物结构116a和116b、隔离结构120、掺杂层126、以及半导体层128。
121.在一些实施例中，全绕式栅极鳍式场效晶体管102a和102b可皆为p型鳍式场效晶体管(p
‑
type fin field effect transistor,pfet)、皆为n型鳍式场效晶体管(n
‑
type fin field effect transistor,nfet)、或是每个导电类型都有的鳍式场效晶体管。在一些实施例中，全绕式栅极鳍式场效晶体管102a可为p型(也被称为p型鳍式场效晶体管102a)，而全绕式栅极鳍式场效晶体管102b可为n型(也被称为n型鳍式场效晶体管102b)。尽管图1a和图1b绘示两种全绕式栅极鳍式场效晶体管，垂直堆叠半导体元件100可具有任何数量的全绕式栅极鳍式场效晶体管。另外，尽管图1a和图1b绘示一个栅极结构112，垂直堆叠半导体元件100可具有额外的栅极结构，其与栅极结构112类似并与栅极结构112平行。此外，半导体元件100可透过使用其他结构组件被纳入集成电路中，其结构组件如接触件、导孔、导线、介电层、钝化层等，为了简单起见未绘示。全绕式栅极鳍式场效晶体管102a和102b具有
相同标号部件的讨论可适用于彼此，除非另外提及。
122.如图1a所示，可在基底106上形成全绕式栅极鳍式场效晶体管102a。基底106可为半导体材料，如硅。在一些实施例中，基底106可包括结晶硅基底(例如晶圆)。在一些实施例中，基底106可包括：(1)元素半导体，如锗(ge)；(2)化合物半导体，包括碳化硅(sic)、砷化硅(sias)、砷化镓(gaas)、磷化镓(gap)、磷化铟(inp)、砷化铟(inas)、锑化铟(insb)、及/或iii
‑
v族半导体材料；(3)合金半导体，包括硅锗(sige)、碳化硅锗(sigec)、锗锡(gesn)、锗锡化硅(sigesn)、砷磷化镓(gaasp)、磷化镓铟(gainp)、砷化镓铟(gainas)、砷磷化镓铟(gainasp)、砷化铝铟(alinas)、及/或砷化铝镓(algaas)；(4)绝缘层上硅(silicon
‑
on
‑
insulator,soi)结构；(5)绝缘层上硅锗结构；(6)绝缘层上锗结构；或(7)其组合。再者，可掺杂基底106，取决于设计需求(例如p型基底或n型基底)。在一些实施例中，可以p型掺质(例如硼、铟、铝、或镓)或n型掺质(例如磷或砷)掺杂基底106。
123.如图1a和图1b所示，可在外延层130、半导体层128、以及掺杂层126上形成全绕式栅极鳍式场效晶体管102b。在一些实施例中，半导体层128和掺杂层126可作为全绕式栅极鳍式场效晶体管102b的基底层127。掺杂层126可设置在全绕式栅极鳍式场效晶体管102a上，且包括与基底106类似或不同的半导体材料。在一些实施例中，掺杂层126可包括硅。在一些实施例中，掺杂层126的半导体材料可在外延成长制程期间使用(1)p型掺质(如硼、铟、或镓)；及/或(2)n型掺质(如磷或砷)以原位(in
‑
situ)掺杂。针对p型原位掺杂，可使用如二硼烷(diborane,b2h6)、三氟化硼(boron trifluoride,bf3)、或其他p型掺杂前驱物(precursor)。针对n型原位掺杂，可使用如膦(phosphine,ph3)、胂(arsine,ash3)、或其他n型掺杂前驱物。掺杂层126可沿着z轴具有约5nm至10nm范围的垂直尺寸126t(例如厚度)。在一些实施例中，可以与基底106不同的导电类型掺杂掺杂层126，如基底106为n型而掺杂层126为p型。在一些实施例中，掺杂层126可作为全绕式栅极鳍式场效晶体管102b的布植井。掺杂层126的其他尺寸、材料、以及掺杂类型皆于本公开的范围和精神之内。
124.可在掺杂层126上设置半导体层128，其包括与掺杂层126类似或不同的半导体材料。在一些实施例中，半导体层128可包括硅。半导体层128的半导体材料可为未掺杂或可使用类似掺杂层126的外延成长制程原位掺杂。半导体层128可沿着z轴具有约12nm至20nm范围的厚度128t。在一些实施例中，半导体层128可助于后续外延层130和鳍片结构104b的成长。
125.可在半导体层128和隔离结构120上设置外延层130。在一些实施例中，可外延成长外延层130，类似于半导体层128。在一些实施例中，外延层130可包括硅，而没有任何实质量的锗。在一些实施例中，可在半导体层128上外延成长外延层130，并与隔离结构120在外延鳍片区110a上的部分合并。在一些实施例中，外延层130可沿着z轴具有约10nm至20nm范围的厚度130t。
126.半导体元件100可还包括鳍片结构104a和104b沿着x轴延伸，且分别穿过全绕式栅极鳍式场效晶体管102a和102b。在一些实施例中，鳍片结构104a和104b可各包括堆叠鳍片部108a和108b以及外延鳍片区110a和110b。每个堆叠鳍片部108a和108b可包括半导体层122a和122b的堆叠，其可为纳米片或纳米线的形式。每个半导体层122a和122b可分别形成在全绕式栅极鳍式场效晶体管102a和102b的栅极结构112a和112b下方的通道区。
127.在一些实施例中，半导体层122a和122b可包括类似或不同于基底106的半导体材
料。在一些实施例中，每个半导体层122a和122b可包括硅锗(sige)，其锗在约5原子百分比至50原子百分比的范围，而任何剩余的原子百分比为硅，或可包括硅而未有任何实质量的锗。半导体层122a和122b的半导体材料可为未掺杂或可使用类似掺杂层126的外延成长制程原位掺杂。半导体层122a和122b可个别沿着z轴具有约5nm至12nm范围的厚度122at和122bt。半导体层122a和122b也可个别沿着z轴在彼此之间具有约6nm至16nm范围的间距122as和122bs。半导体层122a和122b的其他尺寸和材料皆于本公开的范围和精神之内。尽管在图1a和图1b中的每个全绕式栅极鳍式场效晶体管102a和102b绘示三个半导体层122a和122b，全绕式栅极鳍式场效晶体管102a和102b可各具有任何数量的半导体层122a和122b。
128.参照图1a和图1b，可分别设置外延鳍片区110a和110b邻近堆叠鳍片部108a和108b。在一些实施例中，外延鳍片区110a和110b可具有任何几何形状，如多边形、椭圆形、或圆形。外延鳍片区110a和110b可包括外延成长的半导体材料。在一些实施例中，外延成长的半导体材料与基底106的材料相同。在一些实施例中，外延成长的半导体材料包括与基底106的材料不同。在一些实施例中，外延鳍片区110a和110b的外延成长的半导体材料可彼此相同或不同。外延成长的半导体材料可包括：(1)半导体材料，如锗或硅；(2)化合物半导体材料，如砷化镓或砷化铝镓；或(3)半导体合金，如硅锗或砷磷化镓。
129.在一些实施例中，外延鳍片区110a可为p型鳍式场效晶体管102a的p型(也被称为p型外延鳍片区110a)，而外延鳍片区110b可为n型鳍式场效晶体管102b的n型(也被称为n型外延鳍片区110b)。在一些实施例中，p型外延鳍片区110a可包括硅锗，且可在外延成长制程期间使用p型掺质(如硼、铟、或镓)原位掺杂。在一些实施例中，p型外延鳍片区110a可具有多重次区，其可包括硅锗，并可基于例如掺杂浓度、外延成长制程条件、及/或锗对硅的相对浓度彼此不同。
130.在一些实施例中，n型外延鳍片区110b可包括硅，且可在外延成长制程期间使用n型掺质(如磷或砷)原位掺杂。在一些实施例中，n型外延鳍片区110b可具有多重次区，其可基于例如掺杂浓度、及/或外延成长制程条件彼此不同。
131.参照图1a和图1b，堆叠的鳍片结构104a和104b可个别为全绕式栅极鳍式场效晶体管102a和102b的电流承载结构。可在个别堆叠的鳍片结构104a和104b于栅极结构112a和112b下方的部分中形成全绕式栅极鳍式场效晶体管102a和102b的通道区。外延鳍片区110a和110b可作为个别全绕式栅极鳍式场效晶体管102a和102b的源极/漏极(source/drain,s/d)区。
132.根据一些实施例，可在鳍片结构104a的顶部上堆叠鳍片结构104b，并通过隔离结构120隔离，如图1a和图1b所示。在一些实施例中，堆叠的鳍片结构104a和104b可分别提供半导体层122a和122b的尺寸和间距的独立控制。在一些实施例中，可控制半导体层122a和122b的宽度和厚度以取得功率消耗和性能之间的平衡。举例来说，半导体层122a可沿着y轴增加宽度(未绘示)和厚度122at以改善全绕式栅极鳍式场效晶体管102a的性能。半导体层122b可沿着y轴减少宽度(未绘示)和厚度122bt以减少全绕式栅极鳍式场效晶体管102b的功率和面积消耗。在一些实施例中，可控制半导体层之间的厚度和间距以平衡导电面积和寄生电容。在另一个范例中，半导体层122a可增加厚度122at和间距122as以增加全绕式栅极鳍式场效晶体管102a的导电面积。半导体层122b可减少厚度122bt和间距122bs以减少全
绕式栅极鳍式场效晶体管102b的寄生电容。此外，针对不同导电类型的功函数金属填充物，半导体层122b可具有与半导体层122a不同的间距。
133.参照图1a和图1b，可在鳍片结构104a和104b之间设置隔离结构120。根据一些实施例，隔离结构120可隔离全绕式栅极鳍式场效晶体管102a和102b。根据一些实施例，隔离结构120可包括绝缘材料，如氧化硅、氮化硅、低介电常数材料、其他合适的绝缘材料、或其组合。在一些实施例中，隔离结构120可包括在堆叠鳍片部108a上的第一部分和在外延鳍片区110a上的第二部分。在一些实施例中，隔离结构120可沿着z轴具有约5nm至10nm范围的垂直尺寸(例如厚度)120t。
134.参照图1a和图1b，栅极结构112a和112b可为多膜层结构，且可包绕堆叠鳍片部108a和108b。在一些实施例中，可分别通过栅极结构112a和112b的其中一个或栅极结构112a和112b的其中一个的一或多的膜层包绕堆叠鳍片部108a和108b的半导体层122a和122b中的每一个，其栅极结构112a和112b可被称为“全绕式栅极结构”或“水平全绕式栅极结构”，而全绕式栅极鳍式场效晶体管102a和102b可被称为“全绕式栅极场效晶体管”或“全绕式栅极鳍式场效晶体管”。
135.在一些实施例中，栅极结构112a和112b可包括栅极电极的单一膜层或膜层堆叠，其分别包绕半导体层122a和122b。在一些实施例中，p型鳍式场效晶体管102a可针对栅极结构112a的栅极电极包括p型功函数材料。在一些实施例中，n型鳍式场效晶体管102b可针对栅极结构112b的栅极电极包括n型功函数材料。在一些实施例中，栅极结构112a和112b的栅极电极可包括例如铝(al)、铜(cu)、钨(w)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)、硅化镍(nisi)、硅化钴(cosi)、银(ag)、碳化钽(tac)、硅氮化钽(tasin)、碳氮化钽(tacn)、钛铝(tial)、氮化钛铝(tialn)、氮化钨(wn)、金属合金、或其组合。
136.参照图1a和图1b，根据一些实施例，可在外延鳍片区110a和110b与部分栅极结构112a和112b之间设置内间隔物结构116a和116b。内间隔物结构116a和116b可包括介电材料，如氧碳化硅(sioc)、碳氮化硅(sicn)、氧碳氮化硅(siocn)、氮化硅(sin)、氧化硅(sio
x
)、氧氮化硅(sio
y
n)、或其组合。在一些实施例中，内间隔物结构116a和116b可包括单一膜层或多重膜层的绝缘材料。在一些实施例中，内间隔物结构116a和116b可将栅极结构112a和112b与外延鳍片区110a和110b隔离。在一些实施例中，内间隔物结构116a和116b可沿着x轴具有约3nm至7nm范围的厚度116at和116bt。
137.参照图1a和图1b，栅极互连件111可连接至栅极电源供应线，而源极/漏极互连件103和105可连接至源极/漏极电源供应线。在一些实施例中，栅极互连件111可连接至全绕式栅极鳍式场效晶体管102a和102b之上的栅极电源供应线，且提供至全绕式栅极鳍式场效晶体管102a和102b的栅极控制。在一些实施例中，源极/漏极互连件103和105可连接至埋入基底106内的源极/漏极电源供应线。埋入式电源供应线可减少标准单元路由和存储单元路由。举例来说，全绕式栅极鳍式场效晶体管102a的漏极端可连接至埋入式漏极电压电源供应线，而全绕式栅极鳍式场效晶体管102b的源极端可连接至埋入式源极电压电源供应线。
138.在一些实施例中，半导体元件100可还包括浅沟槽隔离(shallow trench isolation,sti)区、栅极介电层、层间介电(interlayer dielectric,ild)层、蚀刻停止层(etch stop layer,esl)、源极/漏极和栅极接触结构、以及其他合适的膜层和结构(为了简单起见未绘示)。
139.图2a是根据一些实施例，绘示具有垂直栅极的交叉堆叠半导体元件200a的等距示意图。如图2a所示，全绕式栅极鳍式场效晶体管202b的鳍片结构的延伸方向不同于全绕式栅极鳍式场效晶体管202a的鳍片结构，其可被称为交叉堆叠半导体元件200a。在一些实施例中，全绕式栅极鳍式场效晶体管202b的鳍片结构的方向可由全绕式栅极鳍式场效晶体管202a的鳍片结构的方向旋转约90
°
。举例来说，如图2a所示，全绕式栅极鳍式场效晶体管202b的鳍片结构可沿着x轴延伸，而全绕式栅极鳍式场效晶体管202a的鳍片结构可沿着y轴延伸。根据一些实施例，相较于垂直堆叠半导体元件100，交叉堆叠半导体元件200a除了独立控制鳍片结构的尺寸和间距，可更提供在微影中更多的简易、更紧凑的金属互连件以减少寄生电阻和电容、更有弹性的位置和路由、以及改善的位置定律。
140.图2b是根据一些实施例，绘示具有旋转栅极的交叉堆叠半导体元件200b的等距示意图。如图2b所示，全绕式栅极鳍式场效晶体管202d的鳍片结构和栅极结构可分别与全绕式栅极鳍式场效晶体管202c的鳍片结构和栅极结构沿着不同的方向延伸。在一些实施例中，全绕式栅极鳍式场效晶体管202d的鳍片结构的方向可由全绕式栅极鳍式场效晶体管202c的鳍片结构的方向旋转约90
°
，而全绕式栅极鳍式场效晶体管202d的栅极结构212d的方向可由全绕式栅极鳍式场效晶体管202c的栅极结构212c的方向旋转约90
°
。举例来说，如图2b所示，全绕式栅极鳍式场效晶体管202c的鳍片结构可沿着x轴延伸，而栅极结构212c可沿着y轴延伸。全绕式栅极鳍式场效晶体管202d的鳍片结构可沿着y轴延伸，而栅极结构212d可沿着x轴延伸。在一些实施例中，相较于交叉堆叠半导体元件200a，具有旋转栅极的交叉堆叠半导体元件200b可通过提供更短的路由路径提供更紧凑的金属互连件以减少寄生电阻和电容，因而改善ppa的表现。在一些实施例中，相较于其他平面全绕式栅极鳍式场效晶体管，具有旋转栅极的交叉堆叠半导体元件可减少元件面积约30％至50％。在一些实施例中，相较于其他平面全绕式栅极鳍式场效晶体管，交叉堆叠半导体元件200b可减少元件面积约30％至50％。
141.图3是根据一些实施例，用以制造堆叠半导体元件(如半导体元件100、200a、以及200b)的方法300的流程图。可在方法300的各种操作之间进行额外的制造步骤，其可为了简化和描述上的便利起见而省略。可同时地进行一些操作，或在与图3所示的不同顺序下进行。可在方法300之前、之间、及/或之后提供额外制程，且这些额外制程可于此简略的描述。为了例示性目的，图3中所示的操作将参考图4～图23所示制造垂直堆叠半导体元件100的制造过程范例来描述。图4～图23是根据一些实施例，沿着垂直堆叠半导体元件100的线段b
‑
b在制造过程的各种阶段的部分剖面示意图。尽管图4～图23绘示垂直堆叠半导体元件100的制造过程，方法300可适用于交叉堆叠半导体元件200a和200b、以及其他堆叠半导体元件。在图4～图23中的部件与图1a和图1b的部件以相同标号标示，其于上所述。
142.参照图3，方法300开始于操作310，形成第一鳍片结构的制程。举例来说，如图4所示，可在基底106上形成鳍片结构104a*。鳍片结构104a*可包括半导体层412a和122a在交错的配置下堆叠。半导体层412a和122a的每一个可在其下方层上外延成长，且可包括彼此不同的半导体材料。在一些实施例中，半导体层412a和122a可包括与基底106类似或不同的半导体材料。在一些实施例中，半导体层412a和122a可包括彼此不同的氧化速率及/或蚀刻选择比的半导体材料。在一些实施例中，半导体层412a可包括硅锗，其锗在约20原子百分比至40原子百分比的范围，任何剩余原子百分比为硅。在一些实施例中，半导体层122a可包括
硅，而未有任何实质量的锗。
143.半导体层412a及/或122a可为未掺杂，或可在外延成长制程期间使用(1)p型掺质(如硼、铟、或镓)；及/或(2)n型掺质(如磷或砷)原位掺杂。针对p型原位掺杂，可使用如二硼烷、三氟化硼、及/或其他p型掺杂前驱物。针对n型原位掺杂，可使用如膦、胂、及/或其他n型掺杂前驱物。半导体层412a和122a可沿着z轴具有个别的厚度412at和122at，其分别在约5nm至12nm和约6nm至10nm的范围。厚度412at和122at可彼此相等或不同。尽管在图4中绘示鳍片结构104a*的三对半导体层412a和122a，垂直堆叠半导体元件100可具有任何数量的半导体层412a和122a。
144.参照图3，在操作320中，在第一鳍片结构上形成基底层。如图4所示，可在鳍片结构104a*的顶部上形成另一个半导体层420、掺杂层126、以及另一对半导体层128和430。针对后续外延层和第二鳍片结构的成长，掺杂层126和半导体层128可被称为的基底层127。掺杂层126、以及半导体层420、128、以及430也可在其下方膜层上外延成长，且可包括彼此不同的半导体材料。在一些实施例中，掺杂层126和半导体层420、128、以及430可为未掺杂，或可类似半导体层412a和122a原位掺杂。
145.在一些实施例中，半导体层420可包括硅锗，其锗在约10原子百分比至20原子百分比的范围，任何剩余原子百分比为硅。在一些实施例中，掺杂层126可包括硅，而未有任何实质量的锗，且以不同于基底106的导电类型掺杂。举例来说，基底106可以n型掺质掺杂，而掺杂层126可以p型掺质掺杂。在一些实施例中，半导体层420和掺杂层126可沿着z轴分别具有厚度420t和厚度126t。
146.在一些实施例中，半导体层128和430可分别与半导体层122a和412a相同。在一些实施例中，半导体层430可作为盖层以保护半导体层128。在一些实施例中，可使用半导体层128以外延成长额外的半导体层。在一些实施例中，半导体层430可包括硅锗，其锗在约20原子百分比至40原子百分比的范围，任何剩余原子百分比为硅。在一些实施例中，半导体层128可包括硅，而未有任何实质量的锗。在一些实施例中，半导体层128可沿着z轴具有约12nm至20nm范围的厚度128t。在一些实施例中，半导体层430可沿着z轴具有约10nm至16nm范围的厚度430t。
147.参照图3，在操作330中，在第一鳍片结构和基底层之间形成隔离结构。举例来说，图5～图14绘示在鳍片结构104a和掺杂层126之间型成隔离结构120。形成隔离结构120可包括：(1)半导体层122a、412a、128、420、以及430、以及掺杂层126的垂直蚀刻；(2)半导体层412a和420的横向蚀刻；(3)形成内间隔物结构116a；以及(4)填充隔离结构120。
148.参照图5，可垂直地蚀刻半导体层122a、412a、128、420、以及430、以及掺杂层126以形成开口532。在一些实施例中，可在后续制程中于开口532中形成源极/漏极区。在一些实施例中，开口532可沿着x轴方向具有约12nm至20nm范围的水平尺寸532w(例如宽度)。在一些实施例中，半导体层122a、412a、128、420、以及430、以及掺杂层126的垂直蚀刻可包括偏压蚀刻制程(biased etching process)。可在约1mtorr至1000mtorr的气压下、在约50w至1000w的功率下、在约20v至500v的偏压下、在约40℃至60℃的温度下、且使用溴化氢(hbr)及/或氯气(cl2)作为蚀刻气体进行偏压蚀刻制程。在一些实施例中，偏压蚀刻制程可具有方向性，且半导体层122a、412a、128、420、以及430、以及掺杂层126可实质上不具有横向蚀刻。
149.半导体层122a、412a、128、420、以及430、以及掺杂层126的垂直蚀刻之后，可接着进行半导体层412a、420、以及430的横向蚀刻，如图6所示。可通过干蚀刻制程、湿蚀刻制程、或其组合进行横向蚀刻。蚀刻制程可包括多个循环的蚀刻和驱净(purging)制程，如约3至20循环的蚀刻和驱净制程。每个循环的蚀刻制程可包括使用具有氢氟酸(hf)和氟基气体的气体混合物。在气体混合物中氢氟酸对氟基气体的气体比例可在约4至30的范围。每个循环中的驱净制程可包括使用具有氢氟酸和氮气(n2)的气体混合物。在驱净制程中的氢氟酸可移除副产物及/或为了后续循环清洁被蚀刻部分的表面。在每个循环中，驱净制程可比蚀刻制程更长。
150.在一些实施例中，半导体层412a*和430*的蚀刻速率可高于半导体层420*的蚀刻速率。在一些实施例中，在半导体层412a*和430*中较高的锗浓度可导致比半导体层420*更高的蚀刻速率。在一些实施例中，在半导体层412a*和430*中的锗浓度可比在半导体层420*中的锗浓度高至少10原子百分比。在一些实施例中，可横向地蚀刻半导体层412a*，且形成横向凹槽412r，其沿着x轴具有约8nm至10nm范围的水平尺寸412d(例如深度)。在一些实施例中，可横向地蚀刻半导体层420*，且形成横向凹槽420r，其沿着x轴具有约2nm至3nm范围的水平尺寸420d(例如深度)。
151.半导体层412a、420、以及430的横向蚀刻之后，可接着形成内间隔物结构116a，如图7和图8所示。形成内间隔物结构116a可还包括：(1)沉积内间隔物层；以及(2)横向蚀刻沉积后的内间隔物层。
152.参照图7，可在图6的结构上沉积内间隔物层116a*。在一些实施例中，沉积制程可包括多重循环的沉积和蚀刻制程。在每个循环中，蚀刻制程可接续沉积制程，通过移除在横向凹槽420r和横向凹槽412r内形成的缝隙以避免在内间隔物层116a*内形成空洞。内间隔物层116a*可包括单一膜层或堆叠的介电层，其通过原子层沉积(atomic layer deposition,ald)、流动性化学气相沉积(flowable chemical vapor deposition,fcvd)、或其他合适方法沉积。内间隔物层116a*可包括介电材料，如氧碳化硅、碳氮化硅、氧碳氮化硅、氮化硅、氧化硅、氧氮化硅、或其组合。在一些实施例中，在沉积制程之后，在横向凹槽412r中的内间隔物层116a*可沿着x轴具有约10nm至15nm范围的水平尺寸412rt(例如厚度)。在一些实施例中，在沉积制程之后，在横向凹槽420r中的内间隔物层116a*可沿着x轴具有约3nm至5nm范围的水平尺寸420rt(例如厚度)。
153.沉积内间隔物层116a*之后，可接着进行横向蚀刻以形成在横向凹槽412r内的内间隔物结构116a，如图8所示。在一些实施例中，横向蚀刻内间隔物层116a*可包括使用氢氟酸和三氟化氮(nf3)的气体混合物的干蚀刻制程。在横向蚀刻之后，可由半导体层122a和128、以及掺杂层126移除内间隔物层116a*。横向凹槽420r可实质上不具有内间隔物层，而横向凹槽412r可具有内间隔物结构116a，其具有约5nm至7nm范围的厚度116at。在横向凹槽412r中的内间隔物结构116a可保护半导体层412a*不在形成隔离结构120的后续制程中被蚀刻。
154.形成内间隔物结构116a之后，可接着填充隔离结构120，如第9～14图中所示。隔离结构120的填充可还包括：(1)移除半导体层420*以形成开口；(2)以隔离层填入开口；(3)蚀刻一部分的隔离层；(4)形成源极/漏极外延鳍片区；以及(5)在源极/漏极外延鳍片区上形成另一个隔离层。
155.参照图9，可移除半导体层420*以形成开口920。在一些实施例中，可通过干蚀刻制程、湿蚀刻制程、或其组合进行半导体层420*的移除。蚀刻制程可包括多重循环的蚀刻和驱净制程，如约3至20循环的蚀刻和驱净制程。每个循环的蚀刻制程可包括使用具有氢氟酸和氟基气体的气体混合物。氢氟酸对氟基气体的气体比例可在约4至30的范围。每个循环中的驱净制程可包括使用具有氢氟酸和氮气的气体混合物。在驱净制程中的氢氟酸可移除副产物及/或为了后续循环清洁被蚀刻部分的表面。在移除半导体层420*期间，半导体层412*可被内间隔物结构116a保护。在移除半导体层420*之后，可在半导体层122a和掺杂层126之间形成开口920。
156.移除半导体层420*之后，可接着以隔离层1020填入开口920，如图10所示。在一些实施例中，可在图9的结构上沉积隔离层1020。在一些实施例中，可通过原子层沉积、化学气相沉积(chemical vapor deposition,cvd)、或其他合适沉积方法沉积隔离层1020以避免在半导体层122a和掺杂层126之间的隔离层1020中形成缝隙。在一些实施例中，在沉积制程之后，开口920可被隔离层1020填充。在一些实施例中，隔离层1020可包括绝缘材料，如氧化硅、氮化硅、低介电常数材料、其他合适的绝缘材料、或其组合。隔离层1020的其他沉积方法和绝缘材料皆于本公开的范围和精神之内。
157.以隔离层1020填充开口920之后，可接着蚀刻部分的隔离层1020，如图11所示。在一些实施例中，蚀刻制程可包括使用氢氟酸和氨(ammonia,nh3)的气体混合物的干蚀刻制程。氢氟酸对氨的气体比例可在约1至20的范围。在一些实施例中，可从半导体层122a、128、以及430*、掺杂层126、以及内间隔物结构116a蚀去隔离层1020。在一些实施例中，在蚀刻制程之后，可在半导体层122a和掺杂层126之间形成隔离层1020*。
158.蚀刻部分的隔离层1020之后，可接着形成外延鳍片区110a，如图12所示。在一些实施例中，形成外延鳍片区110a可包括成长外延鳍片区和蚀刻外延鳍片区。在一些实施例中，可在半导体层122a和128、以及掺杂层126的露出表面上成长外延鳍片区。在一些实施例中，可蚀刻成长在露出表面上的外延鳍片区以形成外延鳍片区110a。在一些实施例中，蚀刻制程可包括干蚀刻及/或其他方向性蚀刻方法。在一些实施例中，可蚀刻外延鳍片区至低于掺杂层126。在一些实施例中，在蚀刻制程之后，沿着z轴在外延鳍片区110a的顶面和掺杂层126的底部之间的垂直尺寸1020d(例如距离)可在约3nm至5nm的范围。在一些实施例中，垂直尺寸1020d可将全绕式栅极鳍式场效晶体管102a的外延鳍片区110a与全绕式栅极鳍式场效晶体管102b的掺杂层126和半导体层128隔离开。
159.形成外延鳍片区110a之后，可接着在外延鳍片区110a上形成另一个隔离层，如图13和图14所示。参照图13，可在图12的结构上沉积隔离层1320。在一些实施例中，可通过原子层沉积、化学气相沉积、或其他合适方法沉积隔离层1320。在一些实施例中，隔离层1320可包括与隔离层1020*相同的隔离材料。在一些实施例中，可研磨隔离层1320和半导体层430*，且研磨制程可停止于半导体层128，如图14所示。在一些实施例中，研磨制程可包括化学机械研磨(chemical mechanical polishing,cmp)制程。在一些实施例中，在先前制程期间，半导体层430*可被损伤，因而将其研磨掉，使得可在半导体层128上外延成长后续的半导体层。在一些实施例中，也可在形成纳米片/纳米线形状的半导体层的后续制程中移除半导体层430*。在一些实施例中，在研磨制程之后，可形成隔离结构120。在一些实施例中，隔离结构120可包括在掺杂层126和堆叠鳍片部108a之间的第一部分。在一些实施例中，隔离
结构120可包括在外延鳍片区110a上的第二部分。
160.形成隔离结构120之后，可接着形成金属栅极，如图15和图16所示。在一些实施例中，形成金属栅极可包括形成纳米片/纳米线形状的半导体层122a和填充金属栅极。参照图15，可移除半导体层412a*，且在半导体层122a之间形成开口1512。在一些实施例中，可通过使用具有氢氟酸和氟基气体的气体混合物的蚀刻制程移除半导体层412a*。在一些实施例中，在气体混合物中氢氟酸对氟基气体的气体比例可在约60至100的范围。
161.形成纳米片/纳米线形状的半导体层122a之后，可接着进行金属栅极填充，如图16所示。在金属栅极填充之前，可在半导体层122a上形成栅极介电层。在一些实施例中，栅极介电层可包绕纳米片/纳米线形状的半导体层122a，且可包括介面层(interfacial layer,il)和高介电常数介电层。参照图16，可在开口1512中填入金属栅极以形成栅极结构112a。在一些实施例中，栅极结构112a也可包绕纳米片/纳米线形状的半导体层122a，且可包括n型或p型功函数金属。
162.参照图3，在操作340中，形成外延层接触基底层和隔离结构。举例来说，如图17所示，可形成外延层130接触基底层127和隔离结构120。基底层127可包括半导体层128和掺杂层126。在一些实施例中，可外延成长外延层130，类似于半导体层122a。在一些实施例中，外延层130可包括硅，而未有任何实质量的锗。在一些实施例中，可在半导体层128上外延成长外延层130，其与隔离结构120在外延鳍片区110a上的部分合并。在一些实施例中，外延层130可沿着z轴具有约10nm至20nm范围的厚度130t。
163.参照图3，在操作350中，形成第二鳍片结构于第一鳍片结构上并接触外延层。举例来说，如图17所示，可形成鳍片结构104b*接触外延层130。在一些实施例中，隔离结构120可将鳍片结构104b*与鳍片结构104a隔离开。在一些实施例中，鳍片结构104b*的半导体层122b*可沿着z轴具有厚度122bt和间距122bs，其分别与鳍片结构104a的半导体层122a的厚度122at和间距122as不同。
164.堆叠鳍片结构104a和104b*可针对每个半导体层的尺寸和间距提供独立控制。在一些实施例中，可控制半导体层的宽度和厚度以提供功率消耗和性能之间的平衡。举例来说，半导体层122a可增加沿着y轴的宽度(未绘示)和厚度122at以改善全绕式栅极鳍式场效晶体管102a的性能。半导体层122b*可减少沿着y轴的宽度(未绘示)和厚度122bt以减少全绕式栅极鳍式场效晶体管102b的功率和面积消耗。在一些实施例中，可控制半导体层之间的厚度和间距以平衡导电面积和寄生电容。在另一个范例中，半导体层122a可增加厚度122at和间距122as以增加全绕式栅极鳍式场效晶体管102a的导电面积。半导体层122b*可减少厚度122bt和间距122bs以减少全绕式栅极鳍式场效晶体管102b的寄生电容。此外，针对不同导电类型的功函数金属填充物，半导体层122b*可具有与半导体层122a不同的间距。
165.在一些实施例中，可在鳍片结构104a上垂直堆叠鳍片结构104b*，其可沿着与鳍片结构104a相同的方向延伸，如图17所示。在一些实施例中，可在鳍片结构104a上交叉堆叠鳍片结构104b*，其可沿着与鳍片结构104a不同的方向延伸。举例来说，鳍片结构104b*可沿着y轴延伸，而鳍片结构104a可沿着x轴延伸。根据一些实施例，相较于垂直堆叠鳍片结构104b*和104a，交叉堆叠鳍片结构104b*和104a除了独立控制半导体层的尺寸和间距，可更提供在微影中更多的简易、更紧凑的金属互连件，其允许更有弹性的位置和路由以改善位置定律和互连路由。
166.形成第二鳍片结构之后，可接着进行半导体层横向蚀刻、内间隔物结构沉积和蚀刻、外延鳍片区沉积和蚀刻、形成纳米片/纳米线形状的半导体层、以及形成金属栅极。图1b绘示在形成第二鳍片结构的金属栅极之后的剖面示意图。在一些实施例中，全绕式栅极鳍式场效晶体管102b的半导体层的横向蚀刻、内间隔物结构的沉积和蚀刻、外延鳍片区的沉积和蚀刻、纳米片/纳米线形状的半导体层的形成、以及金属栅极的形成可与形成全绕式栅极鳍式场效晶体管102a的制程相似。通过堆叠的全绕式栅极鳍式场效晶体管102a和102b，全绕式栅极鳍式场效晶体管102b可具有栅极结构112b和半导体层122b的独立控制。在一些实施例中，全绕式栅极鳍式场效晶体管102b的栅极结构的延伸方向可不同于全绕式栅极鳍式场效晶体管102a的栅极结构的延伸方向。举例来说，如图2b所示，栅极结构212d可沿着x轴延伸，而栅极结构212c可沿着y轴延伸。根据一些实施例，具有旋转栅极的交叉堆叠半导体元件可提供进一步紧凑的金属互连件，具有更短的路由路径以减少寄生电阻和电容，因而改善ppa的表现。在一些实施例中，相较于其他平面全绕式栅极鳍式场效晶体管，具有旋转栅极的交叉堆叠半导体元件可减少元件面积约30％至50％。
167.参照图18～图23，可在全绕式栅极鳍式场效晶体管102a和102b之间形成额外隔离结构。如图18所示，在形成金属栅极之后，可在图16的结构上成长外延层1830。在一些实施例中，外延层1830可包括类似于半导体层128的半导体材料，且沿着z轴具有约10nm至30nm范围的厚度1830t。在一些实施例中，针对后续的半导体层成长，外延层1830可覆盖半导体层128和隔离结构120。可在外延层1830上形成牺牲鳍片结构1837，其包括半导体层1838和1840在交错的配置下堆叠。在一些实施例中，可形成牺牲鳍片结构1837类似图17中所示的鳍片结构104b*。在一些实施例中，半导体层1838可包括硅锗，其锗在约20原子百分比至40原子百分比的范围，任何剩余原子百分比为硅。在一些实施例中，半导体层1840可包括硅，而未有任何实质量的锗。在一些实施例中，可垂直地蚀刻半导体层1838和1840，如图18所示。在一些实施例中，半导体层1838可沿着z轴具有约20nm至25nm范围的厚度1838t。在一些实施例中，半导体层1840可沿着z轴具有约3nm至7nm范围的厚度1840t。
168.形成牺牲鳍片结构1837之后，可接着移除半导体层1838，如图19所示。可通过类似于形成纳米片/纳米线形状的半导体层(绘示于图15中)的蚀刻制程进行半导体层1838的移除。
169.移除半导体层1838之后，可接着形成隔离结构2020，如图20和图21所示。形成隔离结构2020可包括沉积隔离层2020*和隔离层2020*的化学机械研磨。参照图20，可沉积隔离层2020*，类似于隔离层1320(绘示于图13中)。参照图21，可通过与隔离结构120类似的化学机械研磨制程形成隔离结构2020。根据一些实施例，隔离结构120和2020可改善顶部全绕式栅极鳍式场效晶体管和底部全绕式栅极鳍式场效晶体管之间的隔离。
170.形成隔离结构2020之后，可接着进行另一个外延层成长和鳍片结构104b*的形成，如图22和图23所示。参照图22，可在图21的结构上成长外延层2242。在一些实施例中，外延层2242可包括类似于半导体层1840的半导体材料，且可沿着z轴具有约10nm至30nm范围的厚度2242t。在一些实施例中，针对后续的半导体层成长，外延层2242可覆盖半导体层1840和隔离结构2020。在一些实施例中，外延层2242可改善顶部全绕式栅极鳍式场效晶体管和底部全绕式栅极鳍式场效晶体管之间的隔离。参照图23，可在外延层2242上成长鳍片结构104b*。可在鳍片结构104b*上进行后续制程以形成全绕式栅极鳍式场效晶体管102b。
171.根据本公开的各种实施例提供堆叠半导体元件的形成方法，如垂直堆叠半导体元件100和交叉堆叠半导体元件200a和200b。根据一些实施例，垂直堆叠半导体元件100可包括在沿着x轴的底部鳍片结构104a的顶部上垂直堆叠沿着另一个x轴的顶部鳍片结构104b。在一些实施例中，垂直堆叠的鳍片结构104a和104b可各自独立地控制其纳米片/纳米线尺寸和间距。在一些实施例中，可在沿着一方向的底部鳍片结构的顶部上堆叠沿着另一个方向的顶部鳍片结构，其另一个方向旋转一些角度，如约90
°
。在一些实施例中，交叉堆叠半导体元件200a和200b可针对顶部和底部鳍片结构提供紧凑金属互连件位置和路由，因此改善ppa的表现。在一些实施例中，交叉堆叠的半导体元件200b可包括顶部栅极结构，相对于底部栅极结构旋转一些角度，例如约90
°
。在一些实施例中，具有旋转栅极的交叉堆叠的半导体元件200b可提供更加紧凑的金属互连路由和位置以减少寄生电阻和电容，因而改善ppa的表现。在一些实施例中，隔离结构120可隔离鳍片结构104b和鳍片结构104a。在一些实施例中，额外隔离结构2020可改善鳍片结构104b和鳍片结构104a之间的隔离。在一些实施例中，相较于其他平面全绕式栅极鳍式场效晶体管，交叉堆叠半导体元件200b可减少元件面积约30％至50％。
172.在一些实施例中，一种半导体元件，包括：第一鳍片结构；接触第一鳍片结构的顶面的隔离结构；接触隔离结构的基底层；接触隔离结构和基底层的外延层；以及于第一鳍片结构之上并接触外延层的第二鳍片结构。
173.在一些实施例中，半导体元件还包括围绕第一鳍片结构和第二鳍片结构的栅极结构。在一些实施例中，半导体元件还包括围绕第一鳍片结构的第一栅极结构，具有第一栅极长度；以及围绕第二鳍片结构的第二栅极结构，具有第二栅极长度，第二栅极长度不同于第一栅极长度。在一些实施例中，第一鳍片结构系沿着第一方向，而第二鳍片结构系沿着第二方向，第二方向与第一方向平行。在一些实施例中，第一鳍片结构系沿着第一方向，而第二鳍片结构系沿着第二方向，第二方向与第一方向垂直。在一些实施例中，第一鳍片结构包括第一半导体层堆叠，而第二鳍片结构包括第二半导体层堆叠。在一些实施例中，第一半导体层堆叠的每个膜层具有第一厚度，而第二半导体层堆叠的每个膜层具有第二厚度，第二厚度不同于第一厚度。在一些实施例中，第一半导体层堆叠的每个膜层具有第一宽度，而第二半导体层堆叠的每个膜层具有第二宽度，第二宽度不同于第一宽度。在一些实施例中，第一半导体层堆叠于每个半导体层之间具有第一间距，而第二半导体层堆叠于每个半导体层之间具有第二间距，第二间距不同于第一间距。在一些实施例中，隔离结构包括氧化硅。
174.在一些实施例中，一种半导体元件，包括：第一鳍片结构；于第一鳍片结构的顶面上的第一隔离结构；于第一隔离结构上的基底层；于第一隔离结构和基底层上的第一外延层；于第一外延层上的第二隔离结构；于第二隔离结构上的第二外延层；以及于第一鳍片结构上并接触第二外延层的第二鳍片结构。
175.在一些实施例中，第一鳍片结构系沿着第一方向，而第二鳍片结构系沿着第二方向，第二方向与第一方向垂直。在一些实施例中，半导体元件还包括围绕第一鳍片结构的第一栅极结构，具有第一栅极长度；以及围绕第二鳍片结构的第二栅极结构，具有第二栅极长度，第二栅极长度不同于第一栅极长度。在一些实施例中，第一鳍片结构包括第一半导体层堆叠，而第二鳍片结构包括第二半导体层堆叠。在一些实施例中，第一半导体层堆叠的每个膜层具有第一厚度，而第二半导体层堆叠的每个膜层具有第二厚度，第二厚度不同于第一
厚度。在一些实施例中，第一半导体层堆叠的每个膜层具有第一宽度，而第二半导体层堆叠的每个膜层具有第二宽度，第二宽度不同于第一宽度。在一些实施例中，第一半导体层堆叠于每个半导体层之间具有第一间距，而第二半导体层堆叠于每个半导体层之间具有第二间距，第二间距不同于第一间距。
176.在一些实施例中，一种半导体元件的形成方法，包括：形成第一鳍片结构；于第一鳍片结构上形成基底层；于基底层和第一鳍片结构之间形成隔离结构；形成外延层接触隔离结构和基底层；以及形成第二鳍片结构于第一鳍片结构上并接触外延层。
177.在一些实施例中，形成隔离结构包括：移除基底层和第一鳍片结构之间的半导体层以形成开口；以及以绝缘材料层填入开口。在一些实施例中，半导体元件的形成方法还包括：形成另一隔离结构于基底层上；以及形成另一外延层于另一隔离结构和第二鳍片结构之间。
178.应理解的是，实施方式的段落，而非发明摘要的段落，企图用于解读发明权利要求。发明摘要的段落可阐述本公开的一或多个实施例，但并非发明人所思及的所有可能实施例，因而并非意图以任何方式限制后附的权利要求。
179.以上概述数个实施例的特征，以使所属技术领域中具有通常知识者可以更加理解本公开实施例的观点。所属技术领域中具有通常知识者应理解，可轻易地以本公开实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本公开的精神与范围，且可在不违背本公开的精神和范围下，做各式各样的改变、取代和替换。