一种三维相变存储器的制备方法及三维相变存储器与流程

1.本发明涉及半导体加工工艺领域，尤其涉及一种三维相变存储器的制备方法及三维相变存储器。


背景技术：

2.存储器(memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维(3d)存储器应运而生。
3.为获得高存储密度，三维存储器通常设置为包括多层堆叠的结构，复杂的堆叠结构使得三维存储器的制备工艺流程繁琐冗长，这严重影响生产效率。因此，如何简化三维存储器的制备流程以降低时间成本、提高生产效率，成为三维存储器领域的重要研究方向。


技术实现要素：

4.有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种三维相变存储器的制备方法及三维相变存储器。
5.为达到上述目的，本发明的技术方案是这样实现的：
6.本发明实施例提供了一种三维相变存储器的制备方法，包括：
7.提供半导体结构；
8.采用一道刻蚀工艺，在所述半导体结构上形成第一接触件沟槽和第一对准标记沟槽；
9.生长相变存储堆叠材料层，形成位于所述第一接触件沟槽中的第一接触件和位于所述第一对准标记沟槽上方的凹陷，所述凹陷为第一对准标记。
10.上述方案中，所述第一对准标记沟槽的宽度大于2倍所述相变存储堆叠材料层的厚度。
11.上述方案中，所述第一对准标记的宽度大于1μm。
12.上述方案中，所述第一对准标记的高度大于300nm。
13.上述方案中，所述半导体结构包括核心区和边缘区，所述在半导体结构上形成第一接触件沟槽和第一对准标记沟槽包括：在所述核心区和所述边缘区分别形成所述第一接触件沟槽和所述第一对准标记沟槽。
14.上述方案中，所述形成相变存储堆叠材料层包括：形成堆叠分布的导电线材料层、下电极材料层、选通层材料层、中间电极材料层、相变存储材料层、上电极材料层和刻蚀阻挡层。
15.上述方案中，所述第一对准标记沟槽的宽度大于所述第一接触件沟槽的宽度。
16.上述方案中，在所述生长相变存储堆叠材料层之后，所述方法还包括：
17.以所述第一对准标记作为对准基点刻蚀所述相变存储堆叠材料层，形成第二对准标记；
18.以所述第二对准标记作为对准基点继续刻蚀所述相变存储堆叠材料，形成相变存储单元和导电线。
19.上述方案中，所述提供半导体结构，包括：
20.提供衬底；
21.在所述衬底上形成电路层，所述电路层包括第一层间介质层和暴露于所述第一层间介质层上表面的多个电路连接件；
22.形成第二层间介质层；
23.刻蚀所述第二层间介质层，暴露部分所述电路连接件；
24.在暴露的所述电路连接件上方形成第二接触件；
25.形成第三层间介质层。
26.本发明实施例提供了一种三维相变存储器，所述三维相变存储器采用上述方案中的任一项所述的方法制备。
27.本发明实施例提供的一种三维相变存储器的制备方法，包括：提供半导体结构；采用一道刻蚀工艺，在所述半导体结构上形成第一接触件沟槽和第一对准标记沟槽；生长相变存储堆叠材料层，形成位于所述第一接触件沟槽中的第一接触件和位于所述第一对准标记沟槽上方的凹陷，所述凹陷为第一对准标记。如此，能够节约一道掩膜工艺，缩短三维相变存储器的工艺流程，降低时间成本，提高生产效率。
28.本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
29.图1为本发明实施例提供的三维相变存储器的制备方法的工艺流程图；
30.图2为本发明实施例提供的三维相变存储器的制备方法在形成第一对准标记之后的工艺流程图；
31.图3为本发明实施例提供的关于半导体结构的制备方法；
32.图4a
‑
4m为本发明实施例提供的三维相变存储器的制备方法中各工艺步骤中的三维相变存储器的结构示意图；
33.图5为第一对准标记的放大示意图。
具体实施方式
34.下面将参照图更详细地描述本发明公开的示例性实施方式。虽然图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
35.在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
36.在图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同
图标记表示相同的元件。
37.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
38.空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
39.在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
40.在下文的描述中使用的，术语“三维存储器”是指具有如下存储单元的半导体器件：所述存储单元垂直布置在横向取向的衬底上，以使得所述存储单元的数量在垂直方向上相对于衬底提高。如本文使用的，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。
41.在相关技术中，通常需要借助于多次的对准工艺来实现三维相变存储器中的相变存储单元和位于衬底上的电路元件对准连接。例如，在一些相关技术中，三维相变存储器的工艺制程可以包括形成第一掩膜，基于所述第一掩膜刻蚀半导体结构，以形成第一对准图案；之后，以第一对准图案为对准标记，形成第二掩膜，基于所述第二掩膜刻蚀所述半导体结构，从而形成第二对准图案，所述第二对准图案作为后续相变存储单元的相关刻蚀工艺的对准标记使用。在上述相关技术中，第一对准图案和第二对准图案均需要单独的掩膜、图案化制备，流程复杂，工时长，且成本高，难以满足生产效率的要求。
42.本发明实施例提供了一种三维相变存储器的制备方法，如图1所示，包括：
43.步骤s101提供半导体结构；
44.步骤s102采用一道刻蚀工艺，在所述半导体结构上形成第一接触件沟槽和第一对准标记沟槽；
45.步骤s103生长相变存储堆叠材料层，形成位于所述第一接触件沟槽中的第一接触
件和位于所述第一对准标记沟槽上方的凹陷，所述凹陷为第一对准标记。
46.下面结合附图4g
‑
4i对本发明实施例提供的三维相变存储器的制备方法的具体实施步骤和相关技术效果进行具体说明。
47.首先，参见图4g，执行步骤s101，提供半导体结构100。
48.在实际工艺中，所述半导体结构100可以包括衬底201，位于衬底201上的电路层101，所述电路层101包括第一层间介质层202，和暴露于所述第一层间介质层202上表面的多个电路连接件203，覆盖所述第一层间介质层202和所述电路连接件203的保护层204和第二层间介质层205，暴露于所述保护层204与所述第二层间介质层205上表面的第二接触件206，以及覆盖所述第二层间介质层205和所述第二接触件206的第三介质层207，其中，所述第二接触件206与位于所述第二接触件206下方的所述电路连接件203接触。所述电路连接件203用于根据编程命令给相变存储单元施加编程电压，以驱动相变存储单元中的相变存储材料实现晶态和非晶态的转换。
49.接着，参见图4h，执行步骤s102，采用一道刻蚀工艺，在所述半导体结构100上形成第一接触件沟槽208和第一对准标记沟槽209。
50.在实际工艺中，可以在所述半导体结构100上形成光致抗蚀剂掩膜(未示出)，通过曝光、显影对光致抗蚀剂掩膜进行图案化。基于所述光致抗蚀剂掩膜或者基于光致抗蚀剂掩膜进行图案化的硬掩膜对所述半导体结构100进行刻蚀，在所述第三介质层207上同时形成第一接触件沟槽208和第一对准标记沟槽209。
51.所述第一接触件沟槽208用于后续形成与第二接触件接触的第一接触件,所述第一对准标记沟槽209用于形成作为后续工艺对准标记使用的对准标记，所述第一接触件沟槽208形成于所述第二接触件206上方，所述第一对准标记沟槽209与所述第一接触件沟槽208满足预设的特定位置关系。
52.接下来，参见图4i，执行步骤s103，生长相变存储堆叠材料层200，形成位于所述第一接触件沟槽208中的第一接触件210和位于所述第一对准标记沟槽209上方的凹陷，所述凹陷为第一对准标记214。
53.在实际工艺中，所述生长相变存储堆叠材料层200包括依次堆叠生长导电线材料层213、相变存储单元材料层211和刻蚀阻挡层212，所述导电线材料层213用于形成导电线，所述导电线作为字线或位线使用，所述相变存储单元材料层211用于形成相变存储单元。在实际工艺中，所述导电线材料层213包括填充于所述第一接触件沟槽208的部分，该部分形成第一接触件210。在一些具体实施例中，所述导电线材料层213可以填满所述第一接触件沟槽208，在一些其他实施例中，所述导电线材料层213位于所述第一接触件沟槽208中的部分也可以存在一些空隙。所述第一接触件210与第二接触件206用于电连接随后形成的导电线和底部的电路层101，从而使得外部电路能够根据具体指令向相变存储单元施加编程电压。这里，所述导电线材料层213的材料可以包括导电材料，所述导电材料包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物或其任何组合，所述刻蚀阻挡层212的材料包括但不限于氮化硅、氧化硅或氮氧化硅中的一种或多种材料。
54.在一具体实施例中，参见附图5，所述生长相变存储单元材料层211包括依次堆叠生长下电极材料层211
‑
1、选通层材料层211
‑
2、中间电极材料层211
‑
3、相变存储材料层211
‑
4和上电极材料层211
‑
5。所述下电极材料层211
‑
1、中间电极材料层211
‑
3、上电极材料
层211
‑
5的材料包括但不限于含碳材料，示例性的，例如无定形碳、碳纳米管、石墨烯等中的一种或多种。所述选通层材料层211
‑
2的材料可以为ge
‑
se系列材料、si
‑
te系列材料、c
‑
te系列材料、b
‑
te系列材料、ge
‑
te系列材料、al
‑
te系列材料、ge
‑
sb
‑
te系列材料、ge
‑
sb系列材料、bi
‑
te系列材料、as
‑
te系列材料、sn
‑
te系列材料、ge
‑
te
‑
pb系列材料或ge
‑
se
‑
te系列材料中的一种或多种。所述相变存储材料层211
‑
4的材料包括基于硫属元素化物的合金(硫属元素化物玻璃)，例如gst(ge
‑
sb
‑
te)合金，或者包括任何其他适当的相变材料。
55.在本发明实施例提供的制备方法中，所述第一接触件沟槽208与所述第一对准标记沟槽209利用同一道刻蚀工艺同时形成，第一对准标记沟槽不需要额外的掩膜对准工艺，节约了一道掩膜，降低成本的同时简化了工艺，有效的提高了生产效率。
56.为获得凹槽形态的第一对准标记，在一具体实施例中，所述第一对准标记沟槽的宽度d大于2倍所述相变存储堆叠材料层的厚度d，在一些优选的实施例中，所述第一对准标记沟槽的宽度大于4倍所述相变存储堆叠层的厚度d。
57.在实际操作中，所述第一对准标记沟槽209的宽度范围为1.5
‑
3μm，所述第一对准标记沟槽209的深度为300nm至1μm，所述相变存储堆叠材料层200的厚度小于500nm，具体的，所述导电线材料层213的厚度例如小于200nm，所述刻蚀阻挡层212的厚度小于100nm，所述相变存储单元材料层211的厚度小于200nm。
58.在工艺过程中，由于第一对准标记214为一凹槽，使得在工艺过程中，第一对准标记214与周围的结构存在衬度的差异，从而第一对准标记214可以作为后续刻蚀工艺的对准基点。
59.在一些实施例中，所述第一对准标记214的宽度大于1μm，在一些具体的实施例中，所述第一对准标记214的宽度大于1μm且小于3μm，上述宽度范围的第一对准标记能够获得明显的衬度以便于提高对准精度，同时有利于最大化核心区的有效面积。
60.此外，在一些实施例中，所述第一对准标记的高度大于300nm，在一具体实施例中，所述第一对准标记的高度大于300nm且小于800nm。上述高度范围的第一对准标记能够获得明显的衬度以便于提高对准精度。
61.在一些实施例中，所述第一对准标记沟槽的宽度大于所述第一接触件沟槽的宽度。
62.在一些实施例中，如图4a所示，所述半导体结构100包括核心区和边缘区，所述在半导体结构上形成第一接触件沟槽和第一对准标记沟槽包括：在所述核心区和所述边缘区分别形成所述第一接触件沟槽208和所述第一对准标记沟槽209。所述第一对准标记沟槽209形成于位于边缘的边缘区，避免对器件核心区产生影响和破坏。
63.在一些实施例中，如图3所示，所述提供半导体结构100，包括：
64.步骤s301提供衬底；
65.步骤s302在所述衬底上形成电路层，所述电路层包括第一层间介质层和暴露于所述第一层间介质层上表面的多个电路连接件；
66.步骤s303形成第二层间介质层；
67.步骤s304刻蚀所述第二层间介质层，暴露部分所述电路连接件；
68.步骤s305在暴露的所述电路连接件上方形成第二接触件；
69.步骤s306形成第三层间介质层。
70.在一些实施例中，在形成第二层间介质层之前，所述方法还可以包括形成保护层。
71.下面结合附图4a
‑
4g对半导体结构100的提供方法进行具体说明。
72.工艺执行至步骤s301，如图4a所示，提供衬底201。在实际操作中，所述衬底201可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(si)衬底、锗(ge)衬底)、至少一个iii
‑
v化合物半导体材料、至少一个ii
‑
vi化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅晶圆。
73.接下来，工艺执行至步骤s302，如图4a
‑
4b所示，在所述衬底201上形成电路层101，所述电路层101包括第一层间介质层202和暴露于所述第一层间介质层202上表面的电路连接件203。
74.在实际操作中，首先，在所述衬底201上形成第一层间介质层202，刻蚀所述第一层间介质层202得到电路连接件凹槽203’，在所述电路连接件凹槽203’中形成电路连接件203。所述第一层间介质层202的材料包括但不限于teos材料、二氧化硅、氮化硅或氮氧化硅等绝缘材料。所述电路连接件203的材料包括导电材料，在一些具体的实施例中，例如钨(w)、钴(co)、铜(cu)、铝(al)、石墨烯、碳纳米管中的一种或多种。所述第二接触件206的材料可以包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物或其任意组合。
75.接着，工艺执行至步骤s303，参见附图4c
‑
4d，形成第二层间介质层205。在一些实施例中，如图4c所示，在形成第二层间介质层205之前，形成保护层204。在实际操作中，所述保护层204的材料包括但不限于氮化硅或氮氧化硅。所述第二层间介质层205的材料包括但不限于teos材料、二氧化硅、氮化硅或氮氧化硅等绝缘材料。
76.而后，工艺执行至步骤s304，参见附图4e，刻蚀所述第二层间介质层205，暴露所述电路连接件203。在具有保护层204的实施方案中，刻蚀所述第二层间介质层205与保护层204，以暴露所述电路连接件203。
77.接下来，工艺执行至步骤s305，参见附图4f，在暴露的所述电路连接件203上方形成第二接触件206。在实际操作中，所述第二接触件206的材料包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物或其任意组合，所述第二接触件206与所述电路连接件203接触。
78.而后，工艺执行至步骤s306，如图4g所示，形成第三介质层207，所述第三介质层207覆盖所述第二接触件206和第二介质层205。在实际操作中，所述第三介质层207的材料包括但不限于teos材料、二氧化硅、氮化硅或氮氧化硅等绝缘材料。工艺执行至此，半导体结构100完成制备。
79.在一些实施例中，如图2所示，在所述生长相变存储堆叠材料层之后，所述方法还包括：
80.步骤s201以所述第一对准标记作为对准基点刻蚀所述相变存储堆叠材料层，形成第二对准标记；
81.步骤s202以所述第二对准标记作为对准基点继续刻蚀所述相变存储堆叠材料，形成相变存储单元和导电线。
82.以下结合附图4j
‑
4m对以上工艺进行具体说明。
83.工艺执行至步骤s201，参见附图4j，以所述第一对准标记214作为对准基点刻蚀所
述相变存储堆叠材料层200，形成第二对准标记216。
84.在实际操作中，如图4j
‑
4k所示，可以首先形成第二对准标记掩膜215，以所述第二对准标记掩膜215作为刻蚀掩膜对相变存储堆叠材料层200进行刻蚀，形成第二对准标记216，所述第二对准标记216与所述第一对准标记214满足预设的特定位置关系。在一实施例中，所述第二对准标记216形成于所述边缘区。
85.接着，如图4l所示，执行步骤s202，以所述第二对准标记216作为对准基点继续刻蚀所述相变存储堆叠材料层200，形成多个相变存储单元218和导电线219。具体的，可以先后沿第一方向和与第一方向垂直的第二方向刻蚀所述相变存储堆叠材料层200，以形成具有矩形横截面的相变存储单元218。所述相变存储单元218包括堆叠分布的下电极、选通层、中间电极、相变存储层和上电极，所述相变存储层用于基于编程电压发生相变而存储数据，所述选通层用于控制所述相变存储层与所述导电线219之间的导电连接。
86.在一些实施例中，参见附图4m，在所述形成相变存储单元和导电线之后，所述方法还包括去除所述边缘区。
87.在实际操作中，可以采用沿核心区与边缘区分界线处的划线道进行划片切割的方式去除所述边缘区，位于边缘区的第一对准标记和第二对准标记也将被一并去除。
88.本发明实施例还提供了一种三维相变存储器结构，所述三维相变存储器采用上述任一实施例所述的方法制备。
89.需要说明的是，本发明提供的各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
90.以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。