半导体结构及其制备方法与流程

1.本技术涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。


背景技术：

2.典型的位线接触孔的掩膜图形结构是由多层不同材料构成的图形化掩膜层堆叠而成的，在位线接触孔中沉积位线接触材料层时，由于位线接触材料在不同材质构成的掩膜层上的沉积速率不同，会出现位线接触材料在位线接触孔中间位置提前“封口”而形成具有空洞或缝隙的位线接触材料层，进而得到具有空洞或缝隙的位线接触结构，而空洞或缝隙的存在会影响位线接触结构的电阻，进而影响位线结构的导电电阻，如何消除位线接触结构中的空洞或缝隙成为亟需解决的问题。


技术实现要素：

3.本技术实施例提供了一种半导体结构及其制备方法，可以优化位线接触结构，消除位线接触结构中的空洞或缝隙。
4.一种半导体结构的制备方法，包括：
5.提供基底，所述基底中形成有浅槽隔离结构，浅槽隔离结构于基底内隔离出若干个间隔排布的有源区；
6.于基底上形成图形化掩膜结构；图形化掩膜结构包括自基底向上依次层叠的第一掩膜层及第二掩膜层；
7.进行刻蚀工艺，以使第一掩膜层的侧壁内凹；
8.基于图形化掩膜结构对基底进行图形化处理，以于基底内形成暴露出有源区的位线接触孔；
9.于位线接触孔中形成位线接触结构。
10.在其中一个实施例中，刻蚀工艺包括横向刻蚀工艺。
11.在其中一个实施例中，刻蚀工艺的刻蚀气体至少包括氯气、溴化氢气体及六氟化硫气体中的一种。
12.在其中一个实施例中，刻蚀工艺的解离功率为300瓦～400瓦。
13.在其中一个实施例中，位线接触结构与第一掩膜层的材料均为多晶硅。
14.在其中一个实施例中，于基底上形成图形化掩膜结构的步骤包括：
15.于基底上形成刻蚀停止层；
16.于刻蚀停止层的上表面形成图形化掩膜结构。
17.在其中一个实施例中，刻蚀工艺刻蚀第一掩膜层的刻蚀速率与刻蚀所述刻蚀停止层的刻蚀速率的比值不小于15。
18.在其中一个实施例中，位线接触孔贯穿刻蚀停止层且延伸至有源区内。
19.在其中一个实施例中，于刻蚀停止层的上表面形成图形化掩膜结构的步骤包括：
20.于基底上依次形成第一掩膜材料层和第二掩膜材料层；
21.于第二掩膜材料层上形成第一图形化掩膜层；
22.基于第一图形化掩膜层对第二掩膜材料层进行图形化处理，以得到第二掩膜层；
23.基于第二掩膜层对第一掩膜材料层进行图形化处理，以得到第一掩膜层。
24.在其中一个实施例中，采用干法刻蚀工艺基于第二掩膜层对第一掩膜材料层进行图形化处理，以得到第一掩膜层。
25.在其中一个实施例中，干法刻蚀工艺的解离功率为600瓦～700瓦，干法刻蚀工艺的偏压功率为200瓦～300瓦。
26.在其中一个实施例中，干法刻蚀工艺的刻蚀气体包括溴化氢气体、氦气和氧气。
27.在其中一个实施例中，第一掩膜层的材料为多晶硅，第二掩膜层的材料为氧化硅，图形化掩膜结构还包括形成于第二掩膜层上的旋涂硬掩膜层；
28.基于图形化掩膜结构对基底进行图形化处理，以于基底内形成暴露出有源区的位线接触孔包括：
29.去除旋涂硬掩膜层及部分第二掩膜层，以得到预设厚度的氧化硅层。
30.在其中一个实施例中，于位线接触孔中形成位线接触结构包括：
31.于基底上形成位线接触材料层，位线接触材料层填满位线接触孔且覆盖氧化硅层的上表面；
32.刻蚀去除高于氧化硅层下表面的位线接触材料层，得到位线接触层；
33.以氧化硅层为掩膜，对位线接触层进行离子注入，以形成掺杂的位线接触结构；
34.去除氧化硅层。
35.本技术还提供一种半导体结构，所述半导体结构采用如上所述的半导体结构的制备方法而得到。
36.上述半导体结构及制备方法，首先在基底上形成图形化掩膜结构，所述图形化掩膜结构包括自基底向上依次层叠的第一掩膜层及第二掩膜层；其次通过刻蚀工艺使得第一掩膜层的侧壁内凹，再次基于图形化掩膜结构对基底进行图形化图形，于基底中形成暴露有源区的位线接触孔，然后在位线接触孔中形成位线接触结构，在形成构成位线接触结构的位线接触材料时，第一掩膜层的侧壁内凹延迟了位线接触材料在第一掩膜层位置的“封口”时间，使得位线接触材料(位线接触结构)中不会形成空洞或缝隙。
附图说明
37.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
38.图1为一实施例中半导体结构的制备方法的流程示意图；
39.图2为一实施例中基底的俯视示意图；
40.图3为图2对应的基底沿aa方向的剖面示意图；
41.图4为一实施例中于基底上形成图形化掩膜结构的流程示意图；
42.图5为一实施例中于刻蚀停止层的上表面形成图形化掩膜结构的流程示意图；
43.图6为图3对应的一实施例中形成图形化掩膜结构之前半导体结构的剖面示意图；
44.图7为图6对应的一实施例中形成图形化掩膜结构之前半导体结构的剖面示意图；
45.图8为一实施例中步骤s106后半导体结构的剖面示意图；
46.图9为一实施例中形成位线接触孔后半导体结构的剖面示意图；
47.图10为一实施例中于位线接触孔中形成位线接触结构的流程示意图；
48.图11为图9对应的一实施例中形成位线接触结构后半导体结构的剖面示意图。
49.元件标号说明：
50.100、基底；102、浅槽隔离结构；104、有源区；106、埋入式字线结构；108、刻蚀停止层；110、第一图形化掩膜层；112、图形化掩膜结构；114、位线接触结构；202、隔离阻挡层；204、字线保护层；206、字线导线层；208、填充层；210、位线掩膜层；212、旋涂硬掩膜层；214、第二掩膜层；216、第一掩膜层；218、位线接触孔；302、第一掩膜材料层；304、第二掩膜材料层；306、第一填充层；308、第二填充层；310、旋涂硬掩膜材料层；312、硬掩膜材料层；314、侧壁。
具体实施方式
51.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
52.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
53.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂类型可以为n型且第二掺杂类型可以为p型。
54.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
55.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
56.这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
57.图1为一实施例中半导体结构的制备方法的流程示意图。如退1所示，在本实施例中，半导体结构的制备方法包括：
58.s102，提供基底100，所述基底100包括浅槽隔离结构102和有源区104。
59.具体地，提供基底100，所述基底100中形成有浅槽隔离结构102，浅槽隔离结构102于基底100内隔离出若干个间隔排布的有源区104；该基底100可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s
‑
sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，基底100的构成材料选用单晶硅。
60.s104，于基底100上形成图形化掩膜结构112，图形化掩膜结构112包括自基底100向上依次层叠的第一掩膜层216及第二掩膜层214。
61.具体地，在基底100上形成图形化掩膜结构112，该图形化掩膜结构112定义出位线接触结构的形状和位置，该图形化掩膜结构112包括自基底100向上依次层叠的第一掩膜层216和第二掩膜层214，可以理解的是，第一掩膜层216和第二掩膜层214的形状和位置相同。
62.s106，进行刻蚀工艺，以使第一掩膜层216的侧壁314内凹。
63.具体地，进行刻蚀工艺，使得第一掩膜层216的侧壁314内凹，得到新的第一掩膜层216，其中，第一掩膜层216的内壁的延伸方向与图形化掩膜结构112定义的位线接触结构114对应的位线结构的延伸方向相交。
64.s108，基于图形化掩膜结构112对基底100进行图形化处理，以于基底100内形成暴露出有源区104的位线接触孔218。
65.具体地，以新的第一掩膜层216和第二掩膜层214构成的图形化掩膜结构112为掩膜，对基底100进行图形化处理，在基底100内形成暴露出有源区104的位线接触孔218。
66.s110，于位线接触孔218中形成位线接触结构114。
67.具体地，在位线接触孔218中填充形成位线接触结构114，位线接触结构114的材料包括氮化钛材料、金属钛材料、金属钨材料以及掺杂多晶硅材料中的至少一种。
68.上述半导体结构的制备方法，首先在基底100上形成图形化掩膜结构112，所述图形化掩膜结构112包括自基底100向上依次层叠的第一掩膜层216及第二掩膜层214；其次通过刻蚀工艺使得第一掩膜层216的侧壁314内凹，再次基于图形化掩膜结构112对基底100进
行图形化图形，于基底100中形成暴露有源区104的位线接触孔218，然后在位线接触孔218中形成位线接触结构114，在形成构成位线接触结构114的位线接触材料时，第一掩膜层216的侧壁314内凹延迟了位线接触材料在第一掩膜层216位置的“封口”时间，使得位线接触材料(位线接触结构114)中不会形成空洞或缝隙。
69.图2为一实施例中基底100的俯视示意图。图3为图2对应的基底100沿aa方向的剖面示意图，其中，aa方向与字线结构的延伸方向相交。如图2、图3所示，在本实施例中，基底100中形成有浅槽隔离结构102，浅槽隔离结构102于基底100内隔离出若干个间隔排布的有源区104。基底100中形成有埋入式字线结构106，相邻埋入式字线结构106之间通过浅沟槽隔离结构隔离。进一步地，埋入式字线结构106包括自下而上叠置的字线导线层206、字线保护层204，以及隔离阻挡层202，其中隔离阻挡层202位于字线导电层与有源区104之间以及字线保护层204与有源区104之间。
70.图4为一实施例中于基底100上形成图形化掩膜结构112的流程示意图。图5为一实施例中于刻蚀停止层108的上表面形成图形化掩膜结构112的流程示意图。图6为图3对应的一实施例中形成图形化掩膜结构112之前半导体结构的剖面示意图。图7为图6对应的一实施例中形成图形化掩膜结构112之前半导体结构的剖面示意图。如图4所示，在其中一个实施例中，于基底100上形成图形化掩膜结构112的步骤包括步骤s202
‑
s204。
71.s202，于基底100上形成刻蚀停止层108。
72.如图6所示，具体的步骤s204包括，于基底100上形成刻蚀停止层108，进一步地，刻蚀停止层108位于基底100的上表面。更进一步地，刻蚀停止层108的构成材料包括氧化物、氮化物、氮氧化物中的一种或多种，其中，氧化物包括硼磷硅玻璃(bpsg)、磷硅玻璃(psg)、正硅酸乙酯(teos)、未掺杂硅玻璃(usg)、旋涂玻璃(sog)、高密度等离子体(hdp)或旋涂电介质(sod)；氮化物包括氮化硅(sin)；氮氧化物包括氮氧化硅(sion)。典型地，刻蚀停止层108包括位于基底100102上表面的二氧化硅层。进一步地，刻蚀停止层108还包括位于二氧化硅层上表面的氮化硅层。
73.s204，于刻蚀停止层108的上表面形成图形化掩膜结构112。
74.如图5、图6所示，在其中一个实施例中，步骤s204包括：
75.s302，于刻蚀停止层108的上表面依次形成第一掩膜材料层302和第二掩膜材料层304。
76.如图6所示，具体地，第一步，通过沉积工艺在刻蚀阻挡层的上表面形成第一掩膜材料层302，进一步地，第一掩膜材料层302的材料包括多晶硅。第二步，在第一掩膜材料层302的上表面形成第二掩膜材料层304，进一步地，第二掩膜材料层304的材料包括氧化硅。
77.在其中一个实施例中，图形化掩膜结构112还包括位于第二掩膜层214上的旋涂硬掩膜层212。进一步地，旋涂硬掩膜层212位于第二掩膜层214的上表面。步骤s302之后还包括于第二掩膜材料层304的上表面形成旋涂硬掩膜材料层310。更进一步地，于第二掩膜材料层304的上表面形成旋涂硬掩膜材料层310之后还包括于旋涂硬掩膜材料层310的上表面形成硬掩膜材料层312，例如氮氧化硅材料层。
78.s304，于第二掩膜材料层304上形成第一图形化掩膜层110。
79.具体地，在第二掩膜材料层304上形成第一图形化掩膜层110，所述第一图形化掩膜层110定义出位线接触结构114的形状及位置。继续参考图6，在本实施例中，第一图形化
掩膜层110包括与位线接触结构114形状和位置相同的填充层208、以及位于填充层208之间的位线掩膜层210，位线掩膜层210用来做刻蚀保护层，位线掩膜层210的材料包括氧化硅。进一步地，填充层208包括位于第二掩膜材料层304上的第一填充层306以及位于第一填充层306上表面的第二填充层308。更进一步地，第一填充层306的材料为旋涂硬掩膜材(soc)、第二填充层308的材料为氮氧化硅。
80.s306，基于第一图形化掩膜层110对第二掩膜材料层304进行图形化处理，以得到第二掩膜层214。
81.具体地，如图6、图7所示，第一步，首先，基于第一图形化掩膜层110对硬掩膜材料层312进行图形化处理，去除填充层208及填充层208覆盖的硬掩膜材料层312，得到由位线保护层覆盖的硬掩膜材料层312构成的第一硬掩膜层。第二步，基于第一硬掩膜层对旋涂硬掩膜材料层310进行图形化处理，得到与位线保护层形状和位置相同的旋涂硬掩膜层212。第三步，基于旋涂硬掩膜层212对第二掩膜材料层304进行图形化处理，得到与旋涂硬掩膜层212形状和位置相同的第二掩膜层214，其中，旋涂硬掩膜层212和第二掩膜层214的形状和位置与位线保护层相同。其中，位线保护层和第一硬掩膜层可以单独去除，也可以在形成旋涂硬掩膜层212和第二掩膜层214的步骤中去除，在此不做限制。
82.s308，基于第二掩膜层214对第一掩膜材料层302进行图形化处理，以得到第一掩膜层216。
83.如图6、图7所示，以第二掩膜层214(以及旋涂硬掩膜层212)为掩膜，对第一掩膜材料层302进行图形化处理，得到与第二掩膜层214形状和位置相同的第一掩膜层216，此时，形成包括旋涂硬掩膜层212、第二掩膜层214和第一掩膜层216的图形化掩膜结构112。
84.在其中一个实施例中，采用干法刻蚀工艺基于第二掩膜层214对第一掩膜材料层302进行图形化处理，以得到第一掩膜层216。
85.在其中一个实施例中，干法刻蚀工艺的解离功率(source power)为600瓦～700瓦，例如600瓦、610瓦、640瓦、650瓦、670瓦、700瓦等，干法刻蚀工艺的偏压功率(bias power)为200瓦～300瓦，例如200瓦、210瓦、230瓦、250瓦、270瓦、300瓦等。
86.在其中一个实施例中，干法刻蚀工艺的刻蚀气体包括溴化氢气体、氦气和氧气。
87.在另一个实施例中，采用湿法刻蚀工艺基于第二掩膜层214对第一掩膜材料层302进行图形化处理，以得到第一掩膜层216。
88.图8为一实施例中步骤s106后半导体结构的剖面示意图。如图8所示，以图形化掩膜结构112(旋涂硬掩膜层212、第二掩膜层214和第一掩膜层216)为掩膜进行刻蚀工艺，使得第一掩膜层216的侧壁314内凹，其中，刻蚀工艺沿平行于衬底的方向(如x方向)的刻蚀速率大于沿y方向的刻蚀速率，y方向为垂直衬底方向，x方向可以为位线接触结构114上形成的位线结构的延伸方向，y方向垂直于x方向。在其中一个实施例中，刻蚀工艺刻蚀第一掩膜层216的刻蚀速率与刻蚀所述刻蚀停止层108的刻蚀速率的比值不小于15。
89.在其中一个实施例中，刻蚀工艺包括横向刻蚀工艺。当刻蚀工艺为等离子干法刻蚀工艺时，刻蚀工艺为0能量高浓度的等离子体干法蚀刻工艺。
90.在其中一个实施例中，刻蚀工艺的刻蚀气体至少包括氯气、溴化氢气体及六氟化硫气体中的一种。
91.在其中一个实施例中，刻蚀工艺的解离功率为300瓦～400瓦，例如300瓦、320瓦、
340瓦、360瓦、380瓦、400瓦等。
92.在其中一个实施例中，位线接触结构114与第一掩膜层216的材料均为多晶硅。
93.图9为一实施例中形成位线接触孔218后半导体结构的剖面示意图。如图9所示，以图形化掩膜结构112为掩膜对基底100进行图形化处理，在基底100内形成暴露出有源区104的位线接触孔218。进一步地，位线接触孔218贯穿刻蚀停止层108且延伸至有源区104内。更进一步地，位线接触孔218贯穿刻蚀停止层108暴露出有源区104的上表面，即位线接触孔218的下表面与刻蚀停止层108的下表面相齐平。
94.如图9所示，在其中一个实施例中，第一掩膜层216的材料为多晶硅，第二掩膜层214的材料为氧化硅，图形化掩膜结构112还包括形成于第二掩膜层214上的旋涂硬掩膜层212；基于图形化掩膜结构112对基底100进行图形化处理，以于基底100内形成暴露出有源区104的位线接触孔218之前还包括：去除旋涂硬掩膜层212及部分第二掩膜层214，以得到预设厚度的氧化硅层(第二掩膜层214)，其中，预设厚度指的是在注入形成掺杂的位线接触结构114时，能作为掩膜的氧化硅层的厚度。
95.进一步地，第一掩膜层216的材料为多晶硅，第二掩膜层214的材料为氧化硅，图形化掩膜结构112还包括形成于第二掩膜层214上的旋涂硬掩膜层212；基于图形化掩膜结构112对基底100进行图形化处理，以于基底100内形成暴露出有源区104的位线接触孔218之后还包括：去除旋涂硬掩膜层212及部分第二掩膜层214，以得到预设厚度的氧化硅层(第二掩膜层214)，其中，预设厚度指的是在注入形成掺杂的位线接触结构114时，能作为掩膜的氧化硅层的厚度。
96.更进一步地，第一掩膜层216的材料为多晶硅，第二掩膜层214的材料为氧化硅，图形化掩膜结构112还包括形成于第二掩膜层214上的旋涂硬掩膜层212；基于图形化掩膜结构112对基底100进行图形化处理，以于基底100内形成暴露出有源区104的位线接触孔218过程中同时去除旋涂硬掩膜层212及部分第二掩膜层214，以得到预设厚度的氧化硅层(第二掩膜层214)，其中，预设厚度指的是在注入形成掺杂的位线接触结构114时，能作为掩膜的氧化硅层的厚度。
97.图10为一实施例中于位线接触孔218中形成位线接触结构114的流程示意图。图11为图9对应的一实施例中形成位线接触结构114后半导体结构的剖面示意图。如图10、图11所示，在其中一个实施例中，于位线接触孔218中形成位线接触结构114包括：
98.s402，于基底100上形成位线接触材料层。
99.具体地，在基地上形成位线接触材料层，位线接触材料层填满位线接触孔218且覆盖氧化硅层的上表面；即位线接触材料层的上表面高于氧化硅层(预设厚度的第二掩膜层214)的上表面。
100.s404，刻蚀去除高于氧化硅层下表面的位线接触材料层，得到位线接触层。
101.具体地，刻蚀去除位于氧化硅层(预设厚度的第二掩膜层214)下表面以上的位线接触材料层，得到上表面与氧化硅层(预设厚度的第二掩膜层214)的下表面相齐平的位线接触层。
102.s406，以氧化硅层为掩膜，进行离子注入，形成掺杂的位线接触结构114。
103.具体地，以氧化硅层为掩膜，对位线接触层进行离子注入，形成掺杂的位线接触结构114，在实际应用中，根据需要选择离子注入的掺杂类型和掺杂浓度。
104.进一步地，形成位线接触结构114之后还包括去除氧化硅层的步骤。
105.应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
106.本技术还提供一种半导体结构，所述半导体结构采用如上所述的半导体结构的制备方法而得到。
107.在其中一个实施例中，半导体结构包括存储器件。
108.本技术还提供一种电子设备，所述电子设备包括上述半导体结构。
109.上述半导体结构，首先在基底100上形成图形化掩膜结构112，所述图形化掩膜结构112包括自基底100向上依次层叠的第一掩膜层216及第二掩膜层214；其次通过刻蚀工艺使得第一掩膜层216的侧壁314内凹，再次基于图形化掩膜结构112对基底100进行图形化图形，于基底100中形成暴露有源区104的位线接触孔218，然后在位线接触孔218中形成位线接触结构114，在形成构成位线接触结构114的位线接触材料时，第一掩膜层216的侧壁314内凹延迟了位线接触材料在第一掩膜层216位置的“封口”时间，使得位线接触材料(位线接触结构114)中不会形成空洞或缝隙。
110.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
111.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。