一种基于可编程三分频器的锁相环自动频率校准器的制作方法

1.本发明属于数模混合集成电路技术领域，具体涉及一种基于可编程三分频器的锁相环自动频率校准器。


背景技术：

2.锁定时间作为评估频率合成器pll的最重要性能指标之一，已受到越来越多的关注。带宽切换技术和相位补偿技术被广泛用于减少锁定时间，随着对较低相位噪声的要求不断提高，针对低频增益的特性，结合afc(automatic frequency control，自动频率控制)的多频带vco(voltage controlled oscillator，压控振荡器)更倾向于在pll中使用。
3.传统的带间afc技术在校准过程中将vco输入端的环路与前端控制电压断开，并比较参考信号和反馈信号的上升沿(或下降沿)量，这仅需要相对较短的时间即可完成。由于传统的带间afc技术容忍相邻频带之间存在一定的容差，这种容忍往往会通过增加锁定时间来解决；并且开环校准方法所使用的电路应用了计数器和外部的afc时钟来控制，这种方法对频率的需求较高，如此明显增加计数器的设计难度，无法确保目标频率在最佳频带内。
4.为了确保目标频率在最佳频带内，现有技术提出只单一比较参考和反馈信号的周期，达到改变频带的目的。由于反馈信号相位的不确定性可能导致参考信号和反馈信号呈现交叠或者更为复杂的情况。因此，如何准确获取这两个周期信号成为了一个难题。


技术实现要素：

5.为了解决现有技术中存在的上述问题，本发明提供一种基于可编程三分频器的锁相环自动频率校准器。本发明要解决的技术问题通过以下技术方案实现：
6.本发明提供的一种基于可编程三分频器的锁相环自动频率校准器，包括：
7.第一可编程三分频器m1、第二可编程三分频器m2、第一开关电流源i1、第二开关电流源i2，第一电容c11、第二电容c12、比较器、复位开关k5、两组寄存器以及搜索逻辑电路；
8.第一可编程三分频器m1的输入端接入第一信号fref，其第一输出端连接第一开关电源i1的开关k3，第二输出端连接第二可编程三分频器m2的复位端，开关k3的一端连接电流源的负端，电流源的正端接电源正端，开关k3的另一端与第一电容c11的一端、比较器的正输入端以及复位开关k5的一端相连，第一电容c11的另一端连接数字地，复位开关k5的另一端接入数字地；
9.第二可编程三分频器m2的输入端接入第一信号fdiv，第二可编程三分频器m2的复位端连接第一可编程三分频器m1的第二输出端，第二可编程三分频器m2的输出端连接第二开关电源i2的开关k4，开关k4的一端连接电流源的负端，电流源的正端接电源正端，开关k4的另一端与第二电容c12的一端以及比较器的负输入端相连，第二电容c12的另一端连接数字地；
10.第一可编程三分频器m1控制第一电容c11进行充电，第二可编程三分频器m2控制第二电容c12进行充电；
11.比较器的输出端分别连接两组寄存器以及复位开关k5的开关端，控制复位开关k5进行复位，两组寄存器的输出端连接至搜索逻辑电路，搜索逻辑电路输出二进制数字码；
12.其中，每组寄存器包括多个寄存器，锁相环中的偏置电压vbias连接外部提供的4分之一电源电压。
13.可选的，自动频率校准器的两个输入端与电荷泵锁相环中pdf两个输入端一一对应连接，自动频率校准器的输出端接入电荷泵锁相环的vco电容阵列的输入端。
14.可选的，搜索逻辑电路，用于：
15.采用二进制逐次逼近搜索算法将两组寄存器输出的除最后一位的结果进行搜索，确定搜索倒数第二位后的搜索结果；
16.对于两组寄存器输出的最后一位的结果，当第一组寄存器的输出大于第二组寄存器的输出时，将搜索结果的末尾设置为0，作为搜索逻辑电路的最终输出结果；
17.对于两组寄存器输出的最后一位的结果，当第一组寄存器的输出小于第二组寄存器的输出时，将搜索结果的末尾设置为1，作为搜索逻辑电路的最终输出结果；
18.其中，当比较器的负输入端大于正输入端时，第一组寄存器的输出小于第二组寄存器的输出，当比较器的负输入端小于正输入端时，第一组寄存器的输出大于第二组寄存器的输出。
19.可选的，搜索逻辑电路输出n 1位二进制字码，n为每组寄存器的位数。
20.可选的，第一可编程三分频器m1与第二可编程三分频器m2由2个d触发器以及一个与门构成，第一可编程三分频器m1与第二可编程三分频器m2输出值顺序不同。
21.1、本发明提供的一种基于可编程三分频器的锁相环自动频率校准器，与其他开环自动频率校准不同，提出vco的偏压连接vdd/4而不是通常的vdd/2。这种连接优势在于，可以巧妙避免频带最终搜索不准确的问题。
22.2、本发明提供的一种基于可编程三分频器的锁相环自动频率校准器，提出应用可编程3分频器实现对参考和反馈信号充电时序进行控制，从ref/3的高电平开始，复位信号保证了div/3落后于参考信号，并且落后时间小于一个反馈周期，因此前两个参考信号保证了反馈周期的充电过程，而第三个周期和下一个高电平周期消除上一个频带对下次比较的影响，因此保证了整个afc操作的准确性。
23.3、本发明提供的一种基于可编程三分频器的锁相环自动频率校准器，搜索逻辑电路采用混合频带搜索算法，前倒数第二位采用二进制逐次逼近搜索算法，最后一位步采用自适应性搜索算法，配合对vco的dcca电容阵列添加额外的最低位电容，例如：dcca从8：4：2：1变成8：4：2：1：1，只需控制额外电容的接入与否，就能实现了对二进制数字码的加1操作，大大减小逻辑电路的复杂度。
24.以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
25.图1为本发明提供的一种基于可编程三分频器的锁相环自动频率校准器的内部结构；
26.图2为本发明提供的一种基于可编程三分频器的锁相环自动频率校准器与锁相环连接结构图；
27.图3为可编程三分频器的内部结构以及输出状态图；
28.图4为搜索逻辑电路搜索频带的逻辑过程图。
具体实施方式
29.下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
30.实施例一
31.如图1所示，本发明提供的一种基于可编程三分频器的锁相环自动频率校准器，自动频率校准器包括：
32.第一可编程三分频器m1、第二可编程三分频器m2、第一开关电流源i1、第二开关电流源i2，第一电容c11、第二电容c12、比较器、复位开关k5、两组寄存器以及搜索逻辑电路；
33.第一可编程三分频器m1的输入端接入第一信号fref，其第一输出端连接第一开关电源i1的开关k3，第二输出端连接第二可编程三分频器m2的复位端，开关k3的一端连接电流源的负端，电流源的正端接电源正端，开关k3的另一端与第一电容c11的一端、比较器的正输入端以及复位开关k5的一端相连，第一电容c11的另一端连接数字地，复位开关k5的另一端接入数字地；
34.第二可编程三分频器m2的输入端接入第一信号fdiv，第二可编程三分频器m2的复位端连接第一可编程三分频器m1的第二输出端，第二可编程三分频器m2的输出端连接第二开关电源i2的开关k4，开关k4的一端连接电流源的负端，电流源的正端接电源正端，开关k4的另一端与第二电容c12的一端以及比较器的负输入端相连，第二电容c12的另一端连接数字地；
35.第一可编程三分频器m1控制第一电容c11进行充电，第二可编程三分频器m2控制第二电容c12进行充电；
36.比较器的输出端分别连接两组寄存器以及复位开关k5的开关端，控制复位开关k5进行复位，两组寄存器的输出端连接至搜索逻辑电路，搜索逻辑电路输出二进制数字码；
37.结合图2，本发明提供的锁相环自动频率校准器的两个输入端与电荷泵锁相环中pdf两个输入端一一对应连接，自动频率校准器的输出端接入电荷泵锁相环的vco电容阵列的输入端。
38.其中，每组寄存器包括多个寄存器，搜索逻辑电路输出n 1位二进制字码，n为每组寄存器的位数。每组寄存器包括多个寄存器，锁相环中的偏置电压vbias连接外部提供的四分之一电源电压，即vdd/4。传统的电荷泵锁相环包括鉴频鉴相器pfd、电荷泵cp、环路滤波器r1、c1、c2、两个开关、压控振荡器vco、分频器。其中，vco的dcca电容阵列采用8:4:2:1结构。
39.参考图1，本发明的锁相环自动校准器，包括两个可编程三分频器、两个电流源、两个电容、一个复位开关、一个比较器、2组寄存器、一组逻辑电路组成。afc模块输入端包括fdiv和fref，输出端包括en<n 1:0>。
40.其中，两个可编程三分频电路的输入端分别连接参考信号fref和分频器反馈信号fdiv；第一可编程三分频器控制第二可编程三分频器的复位信号；第一可编程三分频器和第二可编程三分频器的输出端连接电流源的开关k3、k4，分别控制对c11和c12进行充电；比
较器的正输入连接c11，负输入端连接c12；比较器的输出端控制开关k5进行复位；比较器输出端连接两组寄存器；两组寄存器输出连接到搜索逻辑电路；搜索逻辑电路输出5位二进制数字码。
41.本发明提供的锁相环自动频率校准器afc的校准过程如下：
42.1、校准准备阶段：
43.当开关k1断开，k2闭合，k5断开使得vco的输入接vdd/4的偏置电压vbias；
44.2、afc校准频带搜索阶段：包括3个子阶段分别为充电阶段，比较调频阶段和复位阶段，
45.2.1充电阶段：
46.参考信号fref通过三分频器被整形成一个100的三分频信号ref/3，并在高电平时对电容c11进行充电。除此之外，对ref/3进行处理得到一个窄脉冲用于给反馈的可编程三分频器进行复位，可编程三分频器复位后产生一个010的分频信号div/3。经过一定的时间后，当div/3高电平到来时对电容c12进行充电；
47.2.2比较调频阶段：
48.比较器采集c11和c12电容上的电压值进行比较并将输出结果传递给寄存器，通过后面的逻辑算法实现频带的调整；
49.2.3复位阶段：
50.比较器一次比较完成，k5闭合，c1和c2电容进行放电复位。
51.3、再次重复上述第二阶段3次。afc校准算法结束，开关k1闭合，k2断开，k5闭合、锁相环环路开始自动调整，最终锁定。
52.本发明提供了一种基于可编程三分频器的锁相环自动频率校准器，该频率校准器利用参考信号对反馈信号进行复位的方式，无需采用任何计数器，无需增加额外的时钟电路，可以先后精确采集到单个周期下参考信号和反馈信号的大小。利用可编程三分频电路对参考和反馈信号进行充电，然后进行充电电压的比较，使得锁定时间只受到参考时钟信号的影响，把锁相环自动频率时间缩减到百纳秒级别。
53.参考图3所示，所述第一可编程三分频器m1与所述第二可编程三分频器m2由2个d触发器以及一个与门构成，所述第一可编程三分频器m1与所述第二可编程三分频器m2输出值顺序不同。
54.可编程三分频器可以选择输出端的状态。如图3所示，触发器设置不同的复位状态，其输出会有三种情况。通过分析三分频可以发现，设置不同的q1、q2状态会出现三种情况。设置q1、q2复位后为10是第一种状态，其输出为100；设置q1、q2复位后为00是第二种状态其输出为010；设置q1、q2复位后为11是第三种状态其输出为001；不同的状态可以完成不同的分频功能。通过调整复位时q1和q2的输出值，可以控制可编程三分频输出高电平的相位相对值。第一可编程三分频器与第二可编程三分频器的输出不同，一个输出为0则另一个为1。
55.参考图4，所述搜索逻辑电路，用于：
56.采用二进制逐次逼近搜索算法将两组寄存器输出的除最后一位的结果进行搜索，确定搜索倒数第二位后的搜索结果；
57.对于两组寄存器输出的最后一位的结果，当第一组寄存器的输出大于第二组寄存
器的输出时，将搜索结果的末尾设置为0，作为搜索逻辑电路的最终输出结果；
58.对于两组寄存器输出的最后一位的结果，当第一组寄存器的输出小于第二组寄存器的输出时，将搜索结果的末尾设置为1，作为搜索逻辑电路的最终输出结果；
59.其中，当比较器的负输入端大于正输入端时，第一组寄存器的输出小于第二组寄存器的输出，当比较器的负输入端小于正输入端时，第一组寄存器的输出大于第二组寄存器的输出。
60.参考图4，以每组寄存器为4个为例，逻辑搜索，搜索逻辑输出置到初始状态10000，搜索算法前三步采用二进制搜索算法，切换算法与传统的二进制逐次逼近搜索算法切换相似，pn为10时，vco的频带增大(二进制数字码变小)；pn为01时，vco的频带减小(二进制数字码变大)。第四步采用自适应性频带搜索，对最终频带进行修正，在两个相邻频带内进行最终确定。若pn为10时，vco的频带保持不变；pn为01时，vco的频带减小。
61.以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。