锁相回路装置与频率产生方法与流程

本专利申请是关于锁相回路装置，尤其是关于全数字式的锁相回路装置与其频率产生方法。

背景技术

近年来，由于较佳的重新设定性、技术移植的容易度、自我校正的能力等等，全数字式锁相回路逐渐取代模拟式锁相回路。在一些相关技术中，时间数字转换器电路被用来评估全数字式锁相回路的相位误差。在此些技术中，为了能够正确锁定相位，时间数字转换器电路中的延迟时间必须至少涵盖数字振荡器产生的信号的半周期。如此一来，将导致硬件成本与功率消耗明显增加。

技术实现要素：

在一些实施例中，锁相回路装置包含数字控制振荡器电路、时钟发生器电路系统、时间数字转换器电路以及逻辑控制电路。数字控制振荡器电路用以响应于多个数位码产生第一频率信号。时钟发生器电路系统用以根据第一频率信号产生多个第二频率信号，并根据选择信号从多个第二频率信号中选出第三频率信号与第四频率信号，以产生输出信号。时间数字转换器电路用以检测输出信号与参考信号之间的延迟差，以产生多个数位码。逻辑控制电路用以根据多个数位码产生选择信号。

在一些实施例中，频率产生方法包含下列操作：响应于多个数位码产生第一频率信号；根据第一频率信号产生多个第二频率信号；根据选择信号从多个第二频率信号中选出第三频率信号与第四频率信号，以产生输出信号；检测输出信号与参考信号之间的延迟差，以产生多个数位码；以及根据多个数位码产生选择信号。

有关本专利申请的特征、操作与功效，在此结合附图对较佳实施例进行如下详细说明。

附图说明

图1为根据本专利申请一些实施例所绘示的一种锁相回路装置的示意图；

图2A为根据本专利申请一些实施例所绘示的图1中时间数字转换器(time to digital converter,TDC)电路的电路示意图；

图2B为根据本专利申请一些实施例所绘示的图2A中TDC电路的操作概念示意图；

图3A为根据本专利申请一些实施例所绘示的图1中时钟发生器电路系统的电路示意图；

图3B为根据本专利申请一些实施例所绘示的图3A中部分波形的示意图；

图4为根据本专利申请一些实施例所绘示的图1中的输出信号与参考信号的波形示意图；以及

图5为根据本专利申请一些实施例所绘示的一种频率产生方法的流程图。

符号说明：

100：锁相回路装置

110：数字控制振荡器电路

120：时钟发生器电路系统

130：时间数字转换器电路

140：逻辑控制电路

150：频率追踪电路系统

152：频率产生电路

154：计数器电路

156：正反器电路

160：加法器电路

170：数字低通滤波器电路

180：控制电路

CK1,CK2-1,CKR,CK2,CK3,CK4：频率信号

CKV：输出信号

CP：工作周期

CV：计数值

CW：控制字符

FCW：频率控制字符

FREF：参考信号

NR,NF：数位码

SC：控制信号

SEL：选择信号

W1,W2,W3：控制字符

210：反相器电路

220：D型正反器电路

230：温度计码边缘检测器电路

D[0]～D[L],Q[0]～Q[L]：位

T1～T6：时间

TR,TF,TP：期间

Td：局部时间

310：多相位产生器电路

320：多任务器电路

330：逻辑闸电路

PP：周期

PI：预定期间

500：频率产生方法

S510,S520,S530,S540,S550：操作

具体实施方式

本文所使用的所有词汇具有其通常的含义。上述词汇具有普遍常用字典中的定义，在本专利申请的内容中包含的任一在此讨论的词汇的使用例仅为示例，不应当用于限制本专利申请的范围与含义。同样地，本专利申请也不限于此说明书所示出的各种实施例。

关于本文中所使用的“耦接”或“连接”，均可指两个或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指两个或多个组件相互操作或动作。如本文所用，用语“电路系统(circuitry)”可为由至少一个电路(circuit)所形成的单一系统，且用语“电路”可为由至少一个晶体管和/或至少一个主被动组件按一定方式连接以处理信号的装置。

如本文所用，用语“和/或”包含了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等等词汇，是用于描述并辨别各个组件。因此，在本文中的第一组件也可被称为第二组件，而不脱离本专利申请的本意。为易于理解，在各附图中的类似组件将被指定为相同标号。

图1为根据本专利申请一些实施例所绘示的一种锁相回路装置100的示意图。在一些实施例中，锁相回路装置100可为全数字式(all digital)锁相回路。锁相回路装置100包含数字控制振荡器电路110、时钟发生器电路系统120、时间数字转换器(time to digital converter,TDC)电路130、逻辑控制电路140、频率追踪电路系统150、加法器电路160、数字低通滤波器电路170以及控制电路180。

数字控制振荡器电路110响应于数位码NR与数位码NF产生频率信号CK1。详细而言，数字控制振荡器电路110根据控制信号SC调整频率信号CK1，其中控制信号SC是基于数位码NR与数位码NF产生。在一些实施例中，数字控制振荡器电路110可由串接的多级延迟电路(例如可为环形振荡器)实施，但本专利申请并不以此为限。

时钟发生器电路系统120根据频率信号CK1产生多个频率信号(如图3A的CK2)，并根据选择信号SEL从该多个频率信号选出两个频率信号(如为图3A的CK3与CK4)以产生输出信号CKV。TDC电路130耦接至时钟发生器电路系统120以接收输出信号CKV，并用以检测输出信号CKV与参考信号FREF之间的延迟差(例如为图2B中的期间TR与期间TF)，以产生数位码NR与数位码NF。

逻辑控制电路140根据数位码NR与数位码NF产生选择信号SEL与控制字符W2。在一些实施例中，选择信号SEL可用于缩短输出信号CKV的工作周期(duty cycle)。在一些实施例中，逻辑控制电路140可由具有运算能力的至少一个数字信号处理电路实施，以执行后图4所述的相关操作。

频率追踪电路系统150根据时钟发生器电路系统120产生的多个频率信号(如图3A的CK2)中的一者(后称频率信号CK2-1)产生控制字符W1，以降低输出信号CKV与参考信号FREF之间的频率误差。在一些实施例中，频率追踪电路系统150包含频率产生电路152、计数器电路154以及正反器电路156。频率产生电路152根据频率信号CK2-1触发以根据参考信号FREF产生频率信号CKR。计数器电路154根据频率信号CK2-1触发以产生计数值CV。正反器电路156根据频率信号CKR触发以将计数值CV输出为控制字符W1。上述关于频率追踪电路系统150的设置方式用于示例，且本专利申请并不以此为限。

加法器电路160加总控制字符W1、控制字符W2与频率控制字符FCW以产生控制字符W3。数字低通滤波器电路170耦接至加法器电路160以接收控制字符W3，并根据控制字符W3产生控制字符CW。控制电路180耦接至数字低通滤波器电路170以接收控制字符CW，并据此输出控制信号SC。藉由上述设置方式，可实施数字控制振荡器电路110的负反馈控制机制。在一些实施例中，加法器电路160、数字低通滤波器电路170与控制电路180中每一者可由一个或多个数字逻辑电路实施。

图2A为根据本专利申请一些实施例所绘示的图1的TDC电路130的电路示意图。在此例中，TDC电路130包含多个反相器电路210、多个D型正反器电路220与温度计码(thermometer code)边缘检测器电路230。多个反相器电路210彼此串接，并根据输出信号CKV依序输出多个位D[0]～D[L]。多个D型正反器电路220根据参考信号FREF触发，以根据多个位D[0]～D[L]分别产生多个位Q[0]～Q[L]。一部分的D型正反器电路220设置以具有反相输出端(例如奇数的D型正反器电路220)。如此，这些D型正反器电路220的输出将反相于其输入。例如，位Q[0]反相于位D[0]。温度计码边缘检测器电路230可根据多个位Q[0]～Q[L]分析参考信号FREF与输出信号CKV之间的延迟差，以输出数位码NR与数位码NF。

图2B为根据本专利申请一些实施例所绘示的图2A的TDC电路130的操作概念示意图。如图2B所示，输出信号CKV的上升边缘位于时间T1，输出信号CKV的下降边缘位于时间T2，且参考信号FREF的上升边缘位于时间T3。时间T1与时间T3之间具有期间TR，时间T2与时间T3之间具有期间TF，且期间TR与期间TF的差值为期间TP。期间TP为输出信号CKV的工作周期(例如为从上升边缘至下降边缘的一期间)。

当输出信号CKV在时间T1由低位准转态至高位准时，多个位D[0]～D[L]将依序切换至逻辑0或逻辑值1。当输出信号CKV在时间T2由高位准转态至低位准时，多个位D[0]～D[L]将依序切换至逻辑值1或逻辑值0。当参考信号FREF在时间T3从低位准转态至高位准时，多个D型正反器电路220被触发以将多个位D[0]～D[L]输出为多个位Q[0]～Q[L]。由于多个反相器电路210的延迟，在上述的操作过程中，位Q[0]～Q[L]的一部分为逻辑值1，且位Q[0]～Q[L]的另一部分为逻辑值0。藉由分析多个位Q[0]～Q[L]的逻辑值的分布，可检测出前述的期间TR与期间TF，以分析出输出信号CKV与参考信号FREF之间的延迟差。例如，如图2B所示，输出信号CKV的周期PP可分为多个局部(fractional)时间Td，其中每一个局部时间Td对应于1个反相器电路210的延迟。如此，藉由分析多个位Q[0]～Q[L]，可得知期间TR所对应的局部时间Td的个数以及期间TF所对应的局部时间Td的个数。在一些实施例中，温度计码边缘检测器电路230可分析多个位Q[0]～Q[L]以产生对应于期间TR的数位码NR以及对应于期间TF的数位码NF。如此，逻辑控制电路140可根据数位码NR与数位码NF得知期间TR与期间TF之信息，并据此产生对应的选择信号SEL。

图3A为根据本专利申请一些实施例所绘示的图1的时钟发生器电路系统120的电路示意图。时钟发生器电路系统120包含多相位产生器电路310、多任务器电路320以及逻辑闸电路330。多相位产生器电路310根据频率信号CK1产生多个频率信号CK2，其中多个频率信号CK2的相位彼此不同。在此例中，多相位产生器电路310可为四相位产生器电路，其根据频率信号CK1产生4个频率信号CK2，其中多个频率信号CK2的相位依序相差90度(如图3B所示)。在一些实施例中，频率信号CK1的工作周期与多个频率信号CK2每一者的工作周期CP相同。在一些实施例中，多相位产生器电路310可由多个正反器电路和/或多个逻辑闸电路实施。

多任务器电路320根据选择信号SEL从多个频率信号CK2选出频率信号CK3与频率信号CK4。逻辑闸电路330根据频率信号CK3与频率信号CK4产生输出信号CKV。在一些实施例中，多任务器电路320可将不同的频率信号CK2输出为频率信号CK3与频率信号CK4。在一些实施例中，多任务器电路320可将同一频率信号CK2输出为频率信号CK3与频率信号CK4。一并参照图3B，图3B为根据本专利申请一些实施例示出图3A中部分波形示意图。在此例中，逻辑闸电路330可为及(AND)闸电路。当频率信号CK3与频率信号CK4皆为高位准时，逻辑闸电路330输出具有高位准的输出信号CKV。反之，当频率信号CK3或频率信号CK4为低位准时，逻辑闸电路330输出具有低位准的输出信号CKV。上述关于时钟发生器电路系统120的设置方式用于示例，且本专利申请并不以此为限。

为说明图1的逻辑控制电路140的操作，参照图4，图4为根据本专利申请一些实施例所绘示的图1中的输出信号CKV与参考信号FREF的波形示意图。在此例中，输出信号CKV的工作周期为25％，且参考信号FREF的周期为已知。例如，参考信号FREF的周期设置为输出信号CKV的周期PP的2.25倍。如此一来，根据数位码NR与数位码NF，逻辑控制电路140可预测输出信号CKV的上升边缘的时序。例如，若相位有正确锁定，根据数位码NR与数位码NF，逻辑控制电路140可得知输出信号CKV在时间T1的上升边缘与参考信号FREF在时间T2的上升边缘之间相差0.25倍的周期PP；逻辑控制电路140得知输出信号CKV在时间T3的上升边缘与参考信号FREF在时间T4的上升边缘之间相差0.5倍的周期PP。依此类推，逻辑控制电路140可预测出输出信号CKV的下次上升边缘(即时间T5对应的上升边缘)将出现在与参考信号FREF的下次上升边缘(即时间T6对应的上升边缘)相差0.75倍的周期PP的位置(后称预测位置)。上述预测操作用在示例，且本专利申请并不以此为限。在一些实施例中，在上述的预测过程中，逻辑控制电路140可进一步考虑电路处理的延迟时间，以提升预测准确度。

在得知预测位置后，逻辑控制电路140可将多个频率信号CK2中具有预定期间PI内最早出现下降边缘的信号选为频率信号CK3，其中预定期间PI为预测位置与参考信号FREF的上升边缘之间的期间。接着，逻辑控制电路140将从多个频率信号CK2中选出具有频率信号CK3的相位的次相位的信号为频率信号CK4。如此一来，输出信号CKV的工作周期(即期间TP)可小于频率信号CK1的工作周期CP。

在一些相关技术中，数字振荡器电路的输出信号的工作周期至少为50％。在此些技术中，为了锁定相位，TDC电路内的延迟时间需设定以至少涵盖此输出信号的半周期。如此，TDC电路内的延迟电路(例如图2A的多个反相器电路210)的个数相当多，造成硬件成本明显增加。此外，在这些技术中，TDC电路内的延迟电路设置为操作于数字振荡器电路的输出信号的频率(通常为几个吉赫(GHz))，导致整体功耗上升。相较于上述相关技术，藉由时钟发生器电路系统120，可以根据频率信号CK1产生具有较低工作周期的输出信号CKV。如此一来，TDC电路130内的延迟电路的个数可以减少，以降低硬件成本以及功率消耗。

在一些实施例中，逻辑控制电路140包含归一化(normalization)电路(未示出)以及选择电路(未示出)。归一化电路可根据数位码NR与数位码NF产生控制字符W2，并计算图2B中期间TR所对应的局部时间Td的个数以及期间TF所对应的局部时间Td的个数。选择电路可根据归一化电路所产生的上述信息计算预测位置，以产生用于选出频率信号CK3与频率信号CK4的选择信号SEL。

图5为根据本专利申请一些实施例所绘示的一种频率产生方法500的流程图。在操作S510，响应于多个数位码产生第一频率信号。在操作S520，根据第一频率信号产生多个第二频率信号。在操作S530，根据选择信号从多个第二频率信号中选出第三频率信号与第四频率信号，以产生输出信号。在操作S540，检测输出信号与参考信号之间的延迟差，以产生多个数位码。在操作S550，根据多个数位码产生选择信号。

上述多个操作的说明可参考前述多个实施例，故在此不再赘述。上述频率产生方法500的多个操作仅为示例，并非限定需依照此示例中的顺序执行。在不违背本专利申请的各实施例的操作方式与范围下，在频率产生方法500下的各种操作当可适当地增加、替换、省略或以不同顺序执行。或者，在频率产生方法500下的一个或多个操作可以是同时或部分同时执行。

综上所述，本专利申请一些实施例中的锁相回路装置与频率产生方法可以降低数字控制振荡器电路的输出信号的工作周期，以降低TDC电路所须涵盖的时间长度。如此一来，可降低硬件成本与功率消耗。

虽然本专利申请的实施例如上所述，然而该些实施例并非用来限定本专利申请，本技术领域具有通常知识者可依据本专利申请的明示或隐含的内容对本专利申请的技术特征施以变化，凡此种种变化均可能属于本专利申请所寻求的专利保护范畴，换言之，本专利申请的专利保护范围须以本专利申请的权利要求书所界定的保护范围为准。