全加器的制作方法

1.本实用新型涉及电子电路技术领域，尤其涉及一种全加器。


背景技术：

2.全加器，又称full
‑
adder，是一种能够实现两个二进制数相加求和的电路，二进制数的每一位一般对应一个一位全加器，一位全加器能够处理本位的求和以及低位的加法进位，并输出本位的求和结果以及本位的加法进位。
3.此外，全加器不仅能完成加法计算，还可以参与减法、乘法、除法等运算，是微处理器、数字信号处理器等处理器中重要的组成部分，因此，降低全加器的功耗具有重要的意义。
4.一般情况下，全加器会采用多个mos管，mos管的源端会连接到电源vcc或者接地，mos管的栅极会接入本位的求和输出信号或者低位的进位信号。但是这种结构的全加器的功耗较高。
5.因此，现有技术亟需解决的技术问题是提供另一种功耗较低的全加器。


技术实现要素：

6.本实用新型的实施例提供了一种全加器，以克服上述的全加器功耗较高的问题。
7.一方面，为达到上述目的，本实用新型的实施例提供了一种全加器，包括：第一异或电路、第二异或电路、进位电路；
8.所述第一异或电路用于接入第一求和信号和第二求和信号，所述第一异或电路包括两组比较电路；
9.所述比较电路包括第一mos管和第二mos管，所述第一mos管的栅极与所述第二mos管的源极连接，并作为所述比较电路的第一输入端，所述第一mos管的源极与所述第二mos管的栅极连接，并作为所述比较电路的第二输入端，所述第一mos管的漏极与所述第二mos管的漏极连接，作为所述比较电路的输出端；
10.第一求和信号和第二求和信号分别接入第一组比较电路的两个输入端，所述第一组比较电路在第一求和信号不等于第二求和信号时，输出高电平；
11.第一求和信号的反向信号和第二求和信号分别接入第二组比较电路的两个输入端，所述第二组比较电路在第一求和信号的反向信号不等于第二求和信号时，输出低电平；
12.两组比较电路的输出端连接，并作为所述第一异或电路的输出端，输出第一异或信号；
13.所述第二异或电路，用于对所述第一异或信号以及进位输入信号进行异或计算，所述第二异或电路的输出端与所述第一输出级电路的输入端连接，通过所述第一输出级输出具有驱动能力的求和输出信号；
14.所述进位电路用于根据第一求和信号和第二求和信号中的一个、进位输入信号以及所述第一异或信号进行计算，所述进位电路的输出端与所述第二输出级电路的输入端连
接，通过所述第二输出级电路输出具有驱动能力的进位输出信号。
15.可选地，本技术任意实施例中，第一组所述比较电路中的mos管为pmos管，以在第一求和信号不等于第二求和信号时，通过所述第一求和信号和所述第二求和信号中的低电平信号控制pmos管导通，并通过所述第一求和信号和所述第二求和信号中的高电平信号将第一组所述比较电路的输出上拉为高电平。
16.可选地，本技术任意实施例中，第二组所述比较电路中的mos管为nmos管，以在第一求和信号的反向信号不等于第二求和信号时，通过所述第一求和信号的反向信号和所述第二求和信号中的高电平信号控制nmos管导通，并通过所述第一求和信号的反向信号和所述第二求和信号中的低电平信号将第二组所述比较电路的输出下拉为低电平。
17.可选地，本技术任意实施例中，所述全加器还包括：第一反向电路，所述第一反向电路的用于输入第一求和信号，输出所述第一求和信号的反向信号。
18.可选地，本技术任意实施例中，所述第二异或电路的结构与所述第一异或电路的结构相同。
19.可选地，本技术任意实施例中，所述全加器还包括：第二反向电路，所述第二反向电路的用于输入进位输入信号，输出所述进位输入信号的反向信号。
20.可选地，本技术任意实施例中，所述进位电路包括：同或判断支路、异或判断支路；
21.所述同或判断支路的控制端接入所述第一异或信号的反向信号，第一输入端接入所述第一求和信号和所述第二求和信号中的一个，第二输入端接入所述进位输入信号；
22.所述异或判断支路的控制端接入所述第一异或信号，第一输入端接入所述进位输入信号，第二输入端接入所述第一求和信号和所述第二求和信号中的一个。
23.可选地，本技术任意实施例中，所述进位电路还包括：第三反向电路，用于输入所述第一异或信号，输出所述第一异或信号的反向信号。
24.可选地，本技术任意实施例中，所述异或判断支路包括：第三nmos管和第三pmos管；
25.所述第三nmos管的源极接入所述第一求和信号和所述第二求和信号中的一个，所述第三pmos管的源极接入所述进位输入信号；
26.所述第三nmos管的栅极和所述第三pmos管的栅极连接，作为所述异或判断支路的控制端，接入所述第一异或信号；
27.所述第三nmos管的漏极和所述第三pmos管的漏极连接，作为所述异或判断支路的输出端。
28.可选地，本技术任意实施例中，所述同或判断支路包括：第四nmos管和第四pmos管；
29.所述第四nmos管的源极接入所述进位输入信号，所述第四pmos管的源极接入所述第一求和信号和所述第二求和信号中的一个；
30.所述第四nmos管的栅极和所述第四pmos管的栅极连接，作为所述同或判断支路的控制端，接入所述第一异或信号的反向信号；
31.所述第四nmos管的漏极和所述第四pmos管的漏极连接，作为所述同或判断支路的输出端。
32.本实用新型中，所述第一异或电路用于接入第一求和信号和第二求和信号，所述
第一异或电路包括两组比较电路；所述比较电路包括第一mos管和第二mos管，所述第一mos管的栅极与所述第二mos管的源极连接，并作为所述比较电路的第一输入端，所述第一mos管的源极与所述第二mos管的栅极连接，并作为所述比较电路的第二输入端，所述第一mos管的漏极与所述第二mos管的漏极连接，作为所述比较电路的输出端；第一求和信号和第二求和信号分别接入第一组比较电路的两个输入端，以使得第一组比较电路在第一求和信号不等于第二求和信号时，输出高电平；第一求和信号的反向信号和第二求和信号分别接入第二组比较电路的两个输入端，以使得第二组比较电路在第一求和信号的反向信号不等于第二求和信号时，输出低电平；两组比较电路的输出端连接，并作为所述第一异或电路的输出端，以输出第一异或信号；所述第二异或电路，用于对所述第一异或信号以及进位输入信号进行异或计算，输出求和输出信号；所述进位电路用于根据第一求和信号和第二求和信号中的一个、进位输入信号以及所述第一异或信号进行计算，输出进位输出信号。由于异或电路中的比较电路中，mos管的源极不再接入电源vcc或者接地，而是接入用于求和的信号，由此，可以降低全加器的功耗。另外，本实施例提供的全加器，所需的mos管的数量较少，从而减小了全加器所占的面积。
附图说明
33.为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
34.图1为本技术实施例提供的一种全加器的电路结构示意图；
35.图2为本技术实施例提供的另一种全加器的电路结构示意图；
36.图3为本技术实施例提供的又一种全加器的电路结构示意图；
37.图4为本技术实施例提供的一种第一反向电路的电路结构示意图。
具体实施方式
38.下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
39.图1为本技术实施例提供一种全加器的电路结构示意图。
40.如图1所示，本实施例的全加器包括：第一异或电路、第二异或电路、进位电路。
41.所述第一异或电路用于接入第一求和信号和第二求和信号，所述第一异或电路包括两组比较电路。
42.其中，所述比较电路包括第一mos管和第二mos管，所述第一mos管的栅极与所述第二mos管的源极连接，并作为所述比较电路的第一输入端，所述第一mos管的源极与所述第二mos管的栅极连接，并作为所述比较电路的第二输入端，所述第一mos管的漏极与所述第二mos管的漏极连接，作为所述比较电路的输出端。
43.由此，比较电路中的mos管的源极接入的为第一求和信号或者第二求和信号而并
非电源vcc或者接地，从而降低了异或电路的功耗，进而降低了全加器的功耗。
44.将比较电路应用至第一异或电路中时，如图2所示，第一异或电路
45.‑
可以包括两组比较电路，分别为a
‑
b比较电路(第一组比较电路)，以及a
‑
b比较电路(第二组比较电路)。
46.为了更加清楚地进行描述，后续将第一求和信号称为信号a，将第二求和信号称为信号b，但本领域的技术人员应当明了，上述并不作为本技术的限定。
47.第一求和信号a和第二求和信号b分别接入第一组比较电路的两个输入端，以使得第一组比较电路在第一求和信号不等于第二求和信号时，即a≠b时，输出高电平。
48.第一求和信号的反向信号和第二求和信号b分别接入第二组比较电路的两个输入端，以使得第二组比较电路在第一求和信号的反向信号不等于第二求和信号b时，即(等同于a＝b)时，输出低电平，其中上面的横线指示其是a的反向。
49.两组比较电路的输出端连接，并作为所述第一异或电路的输出端，以输出第一异或信号。
50.具体地，第一异或电路的输出端在a≠b时输出高电平，在时输出低电平，即第一异或电路的输出的第一异或信号第一异或信号输入至第二异或电路。
51.第二异或电路，用于对所述第一异或信号以及进位输入信号进行异或计算，第二异或电路的输出端与所述第一输出级电路的输入端连接，通过所述第一输出级输出具有驱动能力的求和输出信号。
52.求和输出信号其中，c
i
为进位输入信号。
53.所述进位电路用于根据第一求和信号a和第二求和信号b中的一个、进位输入信号c
i
以及所述第一异或信号进行计算，进位电路的输出端与所述第二输出级电路的输入端连接，通过所述第二输出级电路输出具有驱动能力的进位输出信号。本实施例中，进位输出信号
54.本实施例中，一般通过电平的高低来表示求和输出信号或者进位输出信号的值，例如通过高电平表示“1”，通过低电平表示“0”。
55.输出具有驱动能力的求和输出信号或者进位输出信号，是指在输出电平信号的同时，还能够输出较大的电流，从而通过电流对外提供驱动能力。
56.本领域的技术人员可以根据所需电流的大小，对第一输出级电路或者第二输出级电路进行设置，例如选择适合的元器件、接入适合的电源电压等，本实施例对此不进行限定。
57.本实施例中，所述第一异或电路用于接入第一求和信号和第二求和信号，所述第一异或电路包括两组比较电路；所述比较电路包括第一mos管和第二mos管，所述第一mos管的栅极与所述第二mos管的源极连接，并作为所述比较电路的第一输入端，所述第一mos管的源极与所述第二mos管的栅极连接，并作为所述比较电路的第二输入端，所述第一mos管的漏极与所述第二mos管的漏极连接，作为所述比较电路的输出端；第一求和信号和第二求和信号分别接入第一组比较电路的两个输入端，以使得第一组比较电路在第一求和信号不
等于第二求和信号时，输出高电平；第一求和信号的反向信号和第二求和信号分别接入第二组比较电路的两个输入端，以使得第二组比较电路在第一求和信号的反向信号不等于第二求和信号时，输出低电平；两组比较电路的输出端连接，并作为所述第一异或电路的输出端，以输出第一异或信号；所述第二异或电路，用于对所述第一异或信号以及进位输入信号进行异或计算，第二异或电路的输出端与所述第一输出级电路的输入端连接，通过所述第一输出级输出具有驱动能力的求和输出信号；所述进位电路用于根据第一求和信号和第二求和信号中的一个、进位输入信号以及所述第一异或信号进行计算，进位电路的输出端与所述第二输出级电路的输入端连接，通过所述第二输出级电路输出具有驱动能力的进位输出信号。由于异或电路中的比较电路中，mos管的源极不再接入电源vcc或者接地，而是接入用于求和的信号，由此，可以降低全加器的功耗。另外，本实施例提供的全加器，所需的mos管的数量较少，从而减小了全加器所占的面积。
58.可选地，本实施例中，第一组所述比较电路中的mos管为pmos管，以在第一求和信号不等于第二求和信号时，通过所述第一求和信号和所述第二求和信号中的低电平信号控制pmos管导通，并通过所述第一求和信号和所述第二求和信号中的高电平信号将第一组所述比较电路的输出上拉为高电平。
59.pmos管，具有传输“1”的能力。即，当gate＝0(栅极电压为0)时导通，source(源极)＝1时，数据可以传输至drain端(漏极)，drain＝1，只有同时满足gate＝0、source＝1时，才能正确传输。故pmos管可以判断gate＝0、source＝1的值。
60.应用该原理，a＝0，b＝1可通过一个pmos管判断得到(a接gate，b接source)；同理，通过另一pmos管即可判断a＝1,b＝0的数据值(a接source，b接gate)。两晶体管并联即可在a＝0、b＝1或者a＝1、b＝0时将第一异或信号上拉为1，即第一异或信号
61.具体输入a、b与第一异或信号q1之间的关系可以参见下述表一，为输出q1对应的逻辑真值表。
62.abq1000011101110
63.表一
64.示例地，如图2所示，a
‑
b比较电路中包括两个pmos管mp1、mp2,mp1的源极接信号a，栅极接信号b；mp2的源极接信号b，栅极接信号a，mp1、mp2的栅极处的圆圈表示低电压导通。mp1和mp2的漏极连接作为比较电路的输出端。
65.当a≠b时，存在两种情况，分别为：1)a＝1，b＝0；2)a＝0，b＝1。
66.当a＝1，b＝0时，b＝0使得mp1导通，a＝1使得mp2截止；mp1导通使得a＝1传递至漏极，进而使得a
‑
b比较电路的输出为1(高电平)。
67.当a＝0，b＝1时，b＝1使得mp1截止，a＝0使得mp2导通；mp2导通使得b＝1传递至漏极，进而使得a
‑
b比较电路的输出为1(高电平)。
68.可选地，本实施例中，第二组所述比较电路中的mos管为nmos管，以在第一求和信号的反向信号不等于第二求和信号时，通过所述第一求和信号的反向信号和所述第二求和信号中的高电平信号控制nmos管导通，并通过所述第一求和信号的反向信号和所述第二求和信号中的低电平信号将第二组所述比较电路的输出下拉为低电平。
69.nmos管，具有传输“0”的能力。即，当gate＝1(栅极电压为1)时导通，source(源极)＝0时，数据可以传输至drain端(漏极)，drain＝0，只有同时满足gate＝1、source＝0时，才能正确传输。故nmos管可以判断gate＝1,source＝0的值。
70.应用该原理，b＝0可通过一个pmos管判断得到(接gate，b接source)；同理，通过另一nmos管即可判断b＝1的数据值(接source，b接gate)。两晶体管并联即可在a＝0、b＝0或者a＝1、b＝1时将第一异或信号下拉为0，即第一异或信号此时，q1不会悬浮。具体输入a、b与第一异或信号q1之间的关系同样可以参见上述表一，为输出q1对应的逻辑真值表。
71.示例地，如图2所示，比较电路中包括两个nmos管mn1、mn2,mn1的源极接信号栅极接信号b；mn2的源极接信号b，栅极接信号mn1、mn2的栅极处不包括圆圈表示高电压导通。mn1和mn2的漏极连接作为比较电路的输出端。
72.当时，存在两种情况，分别为：1)a＝0，b＝0；2)a＝1，b＝1。
73.当a＝0，b＝0时,b＝0，使得mn2导通，b＝0使得mn1截止；mn2导通使得b＝0传递至漏极，进而使得比较电路的输出为0(低电平)。
74.当a＝1，b＝1时,b＝1，b＝1使得mn1导通，使得mn2截止；mn1导通使得传递至漏极，进而使得比较电路的输出为0(低电平)。
75.可选地，本实施例中，所述全加器还包括：第一反向电路，所述第一反向电路的用于输入第一求和信号，输出所述第一求和信号的反向信号。
76.示例地，如图4所示，第一反向电路可以包括一个nmos管mn3和一个pmos管mp3，其中，mn3的源极接电源电压，mp3的源极接地，mn3和mp3的栅极连接作为第一反向电路的输入端，接入第一求和信号a，mn3和mp3的漏极连接作为第一反向电路的输出端，输出第一求和信号的反向信号
77.当然，上述仅为举例说明，并不作为本技术的限定。
78.可选地，本实施例中，所述第二异或电路的结构与所述第一异或电路的结构相同，两者的不同之处在于输入信号。
79.本实施例中，第二异或电路的输入信号包括：第一异或信号q1、进位输入信号c
i
。
80.类似的，第二异或电路中也包括两组比较电路。
81.在本技术的一种实现方式中，如图3所示，当第一输出级电路为反相器时，第一组比较电路用于在第一异或信号q1、进位输入信号的反向信号不相等时，即输出
高电平。第二组比较电路用于在进位输入信号c
i
以及第一异或信号q1不相等时，即c
i
≠q1，输出低电平，经过作为第一输出级电路的反相器后，输出的求和输出信号输出低电平，经过作为第一输出级电路的反相器后，输出的求和输出信号由此，可以进一步降低全加器的功耗。
82.在本技术的另一种实现方式中，当第一输出级电路不为反相器时，第一组比较电路用于在第一异或信号q1、进位输入信号c
i
不相等时，即c
i
≠q1，输出高电平。第二组比较电路用于在进位输入信号c
i
的反向信号以及第一异或信号q1不相等时，即输出低电平，以使得第二异或电路输出的求和输出信号由此，可以进一步降低全加器的功耗。
83.可选地，本实施例中，所述全加器还包括：第二反向电路，所述第二反向电路的用于输入进位输入信号，输出所述进位输入信号的反向信号。
84.第二反向电路的结构可以和上述第一反向电路的结构类似，在此不再赘述。具体地，第二反向电路的输入端可以接入进位输入信号c
i
，并在输出端输出进位输入信号的反向信号输出的可以作为第二异或电路的输入。
85.可选地，本实施例中，所述进位电路包括：同或判断支路、异或判断支路。
86.所述同或判断支路的控制端接入所述第一异或信号的反向信号，第一输入端接入所述第一求和信号和所述第二求和信号中的一个，第二输入端接入所述进位输入信号。
87.所述异或判断支路的控制端接入所述第一异或信号，第一输入端接入所述进位输入信号，第二输入端接入所述第一求和信号和所述第二求和信号中的一个。
88.同或判断支路和异或判断支路的输出端并联，作为进位电路的输出端，进位电路的输出端与所述第二输出级电路的输入端连接，通过所述第二输出级电路输出具有驱动能力的进位输出信号。
89.具体地，当第二输出级电路不为反相器时，所述异或判断支路包括：第三nmos管mn4和第三pmos管mp4。
90.所述第三pmos管mp4的源极作为异或判断支路的第一输入端，接入所述第一求和信号和所述第二求和信号中的一个,图中以接入第二求和信号b为例进行示例性说明。
91.所述第三nmos管mn4的源极作为异或判断支路的第二输入端，接入所述进位输入信号。所述第三nmos管mn4的栅极和所述第三pmos管mp4的栅极连接，作为所述异或判断支路的控制端，接入所述第一异或信号。所述第三nmos管mn4的漏极和所述第三pmos管mp4的漏极连接，作为所述异或判断支路的输出端。
92.具体地，所述同或判断支路包括：第四nmos管mn5和第四pmos管mp5。
93.所述第四pmos管mp5的源极接入所述进位输入信号，所述第四nmos管mn5的源极接入所述第一求和信号和所述第二求和信号中的一个,图中以接入第二求和信号b为例进行示例性说明。
94.所述第四nmos管mn5的栅极和所述第四pmos管mp5的栅极连接，作为所述同或判断支路的控制端，接入所述第一异或信号的反向信号；所述第四nmos管mn5的漏极和所述第四pmos管mp5的漏极连接，作为所述同或判断支路的输出端。
95.具体地，当第一异或信号时，表示a或b中有一个为高电平，另一个为
低电平，此时，进位输出信号c0等于进位输入信号c
i
。
96.当第一异或信号时，mp4截止、mn5截止。
97.若c
i
＝0，mn4导通、mp5截止，c
i
＝0通过mn4传输至进位电路的输出端，使得进位电路输出低电平，即c0＝c
i
＝0。
98.若c
i
＝1，mn4截止、mp5导通，c
i
＝1通过mp5传输至进位电路的输出端，使得进位电路输出高电平，即c0＝c
i
＝1。
99.具体地，当第一异或信号时，表示a或b均为高电平，或者均为低电平，此时，进位输出信号c0等于a或b。
100.当第一异或信号时，mp5截止、mn4截止。
101.若b＝0，mp4截止、mn5导通，b＝0通过mn5传输至进位电路的输出端，使得进位电路输出低电平，即c0＝b＝0。
102.若b＝1，mp4导通、mn5截止，b＝1通过mp4传输至进位电路的输出端，使得进位电路输出高电平，即c0＝b＝1。
103.在本技术的另一实现方式中，参见图3，当第二输出级电路为反相器时，异或判断支路中的第三pmos管mp4的源极接入所述第一求和信号的反向信号和所述第二求和信号的反向信号中的一个；此外，同或判断支路中的，所述第四nmos管mn5的源极接入所述第一求和信号的反向信号和所述第二求和信号的反向信号中的一个,例如可以接入第二求和信号以及，异或判断支路中第三nmos管mn4的源极作为异或判断支路的第二输入端，接入所述进位输入信号的反向信号同或判断支路中的第四pmos管mp5的源极接入所述进位输入信号的反向信号
104.其余实现方式与上述的第二输出级电路不为反相器时的实现方式相同，本实施例在此不再赘述。
105.此外，本实施例中，所述进位电路还包括：第三反向电路，用于输入所述第一异或信号，输出所述第一异或信号的反向信号。第三反向电路的结构和第一反向电路的结构类似，在此不再赘述。
106.在本技术的各种实施方式中所使用的表述“第一”、“第二”、“所述第一”或“所述第二”可修饰各种部件而与顺序和/或重要性无关，但是这些表述不限制相应部件。以上表述仅用于将元件与其它元件区分开的目的。
107.最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。