半导体装置的制造方法与流程

1.本发明实施例涉及半导体技术，且特别涉及一种具有蚀刻速率调变的多栅极装置及其制造方法。


背景技术：

2.半导体集成电路(integrated circuit，ic)经历了指数型成长。在集成电路(ic)材料和设计的科技进步已经产出许多代的集成电路(ic)，且每一代的集成电路(ic)具有比上一代更小且更复杂的电路。在集成电路(ic)的演变过程中，随着几何尺寸(如可使用制造制程创造的最小的组件(component)(或线))的减少，功能密度(例如每个芯片面积上的内连线装置数目)已普遍性地增加。这样的微缩化制程普遍地通过增加生产效率与降低相关成本来提供益处。这种微缩化也增加了处理与制造集成电路(ic)的复杂性。
3.最近，已经引入了多栅极装置以努力通过增加栅极
‑
通道耦合、减少关断状态(off
‑
state)、与减少短通道效应(short
‑
channel effects，sces)改善栅极控制。一种已经引入的这样的多栅极装置为全绕式栅极场效晶体管(gate
‑
all
‑
around field effect transistor，gaa fet)。全绕式栅极场效晶体管(gaa fet)装置因其栅极结构而得名，前述栅极结构可以在通道区附近延伸，提供通路到两侧或四侧上的通道。全绕式栅极场效晶体管(gaa fet)装置与常规的互补式金属氧化物半导体(complementary metal
‑
oxide
‑
semiconductor，cmos)制程相容，且它们的结构允许它们在维持栅极控制与减轻短通道效应(sces)时大幅微缩化。全绕式栅极场效晶体管(gaa fet)装置在堆叠纳米片配置中提供通道。在堆叠纳米片附近的全绕式栅极(gaa)部件的整合式可能是具有挑战性的。举例来说，在堆叠纳米片全绕式栅极(gaa)制程流程中，形成源极/漏极(source/drain，s/d)的沟槽的蚀刻制程可以形成通道层的突出的端部。通道层的这些突出的端部引起通道的长度变化，这反而导致全绕式栅极场效晶体管(gaa fet)装置的不均匀性(non
‑
uniformity)。此外，通道层的突出的端部可能增加通道电阻，这反而降低集成芯片(ic)的性能。因此，尽管现有方法在许多方面已经令人满意，关于最终装置的性能的挑战可能并非在所有方面都令人满意。


技术实现要素：

4.本发明实施例提供了一种半导体装置的制造方法，包括：形成从基板突出(extruding)的鳍片结构，鳍片结构具有交互堆叠(alternately stacked)的多个第一半导体层与多个第二半导体层；形成牺牲栅极结构于鳍片结构上方；蚀刻未被牺牲栅极结构覆盖的半导体装置的源极/漏极区，借以形成暴露出至少一个第二半导体层的一开口；通过开口将蚀刻速率修饰物种(etch rate modifying species)布植到至少一个第二半导体层中，借以形成至少一第二半导体层的布植部分；选择性蚀刻至少一第二半导体层的布植部分；凹蚀暴露于开口中的所述第一半导体层的多个端部；以及形成源极/漏极外延层于开口中。
5.本发明实施例提供了一种半导体装置的制造方法，包括：形成从基板突出的鳍片，鳍片具有多个牺牲层与多个通道层，其中所述牺牲层与所述通道层交互排列(alternately arranged)；从鳍片的源极/漏极区移除所述牺牲层与所述通道层，借以形成源极/漏极沟槽，其暴露出所述牺牲层与所述通道层的多个端部；横向凹蚀所述牺牲层的所述端部；布植蚀刻速率修饰物种到所述通道层的所述端部；修整所述通道层的所述端部；以及于源极/漏极沟槽中外延生长源极/漏极部件。
6.本发明实施例提供了一种半导体装置，包括：多个通道构件，设置于基板上方；栅极结构，啮合于(engaging)所述通道构件；以及源极/漏极外延部件，邻近所述通道构件，其中所述通道构件的至少一通道构件具有与源极/漏极外延部件物理接触的端部，其包括第一类型的一掺质，其中端部中的掺质的浓度比所述通道构件的至少一个通道构件的其他部分高。
附图说明
7.以下将配合所附图式详述本公开的各面向。应强调的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开的特征。
8.图1a与图1b是根据本发明实施例的一或多个面向，绘示出形成多栅极装置的方法的流程图。
9.图2、图3、图4、图5、图6、图7、图8、图9、图10a、图16、图17、图18与图19是根据本发明实施例的面向，根据图1a与图1b的方法绘示出在制造制程期间半导体结构的透视图。
10.图10b、图11、图12、图13、图14与图15是根据本发明实施例的面向，根据图1a与图1b的方法绘示出在制造制程期间半导体结构的剖面图。
11.图20是根据本发明实施例的一或多个面向，绘示出形成多栅极装置的另一方法的流程图。
12.图21、图22、图23、图24、图25、图26、图27、图28、图29、图30、图31、图32、图33与图34是根据本发明实施例的面向，根据图20的方法绘示出在制造制程期间半导体结构的各种实施例的剖面图。
13.图35是根据本发明实施例的一或多个面向，绘示出形成多栅极装置的再另一方法的流程图。
14.图36、图37、图38、图39、图40、图41、图42与图43是根据本发明实施例的面向，根据图35的方法绘示出在制造制程期间半导体结构的剖面图。
15.其中，附图标记说明如下：
16.10：装置
17.12：基板
18.14：掺质/杂质离子
19.15：(图案化的)遮罩层
20.15a：第一遮罩层
21.15b：第二遮罩层
22.18：井部/底部部分
23.20：(第一)半导体层
24.25：(第二)半导体层
25.30：鳍片
26.35：衬层
27.40：隔离部件/浅沟槽隔离(sti)
28.41：绝缘材料层
29.50：牺牲栅极结构
30.52：牺牲栅极介电层
31.53：覆盖层
32.54：牺牲栅极电极
33.55：栅极侧壁间隔物
34.56：衬垫sin层
35.58：(氧化硅)遮罩层
36.60：源极/漏极(s/d)沟槽
37.62：空腔
38.64：内部间隔物
39.66：蚀刻速率修饰物种
40.68：浅表面部分
41.70：区域
42.76：源极/漏极(s/d)外延部件
43.76a，76b：膜层
44.90：接触蚀刻停止层/cesl
45.92：栅极沟槽
46.93：栅极结构
47.94：栅极介电层
48.95：层间介电层/ild层
49.96：栅极电极
50.98：盖绝缘层
51.100，100
′
，100
″
：方法
52.102，104，106，108，110，112，114，116，118，120，122，126，128，130，132，134：操作
53.114
′
，120
′
，122
′
，120
″
，114
″
：操作
54.(110)，(111)：小刻面
55.d1，d2，d3：横向接近度
56.h1：高度
57.w1：宽度
58.x1
‑
x1：线/切线
59.x，y，z：方向
60.θ1，θ2，θ3：(倾斜)角度
具体实施方式
61.以下内容提供了很多不同的实施例或范例，用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件之上，可能包含第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本发明实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。
62.再者，此处可能使用空间上的相关用语，例如“在
……
之下”、“在
……
下方”、“下方的”、“在
……
上方”、“上方的”和其他类似的用语可用于此，以便描述如图所示的一元件或部件与其他元件或部件之间的关系。此空间上的相关用语除了包含图式绘示的方位外，也包含使用或操作中的装置的不同方位。当装置被转至其他方位时(旋转90度或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。此外，当用“约”，“近似”等描述数字或数字范围时，该用语旨在包括在合理范围内的数字，包括所描述的数字，例如所述数量的 /
‑
10％或本领域技术人员理解的其他值。例如，术语“约5nm”包括4.5nm至5.5nm的尺寸范围。
63.本发明实施例一般涉及半导体装置和制造方法，并且更具体地涉及制造具有蚀刻速率调变(modulation)和选择性蚀刻制程以修整通道层的突出端部(横向端)的全绕式栅极场效应晶体管(gaa fet)装置。在全绕式栅极(gaa)制造流程中，在形成源极/漏极(s/d)沟槽及/或形成内部间隔物之后，通道层的端部可以相对于内部间隔物及/或栅极侧壁间隔物突出到源极/漏极(s/d)沟槽中。通道层的突出端部将不均匀性引入到全绕式栅极场效应晶体管(gaa fet)装置中，并呈现插入在有效通道区和源极/漏极(s/d)外延部件之间的高电阻路径。已经发现更强及/或更长时间的蚀刻来修整通道层的突出端部是无效的，因为它还将源极/漏极(s/d)沟槽更深地延伸到半导体基板下方，这可能导致穿漏(pun
‑
through leakage)。在各种本发明实施例中，通过将蚀刻速率修饰物种布植到各个通道层的端部中，施加蚀刻速率调变以调节全绕式栅极场效应晶体管(gaa fet)装置的一个或多个通道层的蚀刻速率。蚀刻速率调变与选择性蚀刻制程一起缩小了通道层的突出端部，并改善了全绕式栅极场效应晶体管(gaa fet)装置中的通道长度均匀性。
64.全绕式栅极场效应晶体管(gaa fet)装置是一种多栅极装置。多栅极装置包含其栅极结构形成在通道区的至少两侧上的那些晶体管。这些多栅极装置可以包含p型金属氧化物半导体装置或n型金属氧化物半导体装置。由于它们的鳍状结构，因此可以呈现特定示例，并且在本文中将其称为finfet。作为一种多栅极装置，全绕式栅极场效应晶体管(gaa fet)装置包含具有其栅极结构或其一部分形成在通道区的四侧(例如，围绕通道区的一部分)上的任何场效应晶体管(fet)装置。本文提出的装置还包含具有在纳米线通道、条形通道及/或其他适合的通道配置中设置的通道区的实施例。本文提出的是可以具有与单个相接(contiguous)的栅极结构相关的一个或多个通道区(例如，纳米线)的装置的实施例。然而，所属技术领域中具有通常知识者将理解，前述教示可以应用于单个通道(例如，单个纳米线)或任意数量的通道。所属技术领域中具有通常知识者可以理解，半导体装置的其他示例可以从本发明实施例的方面中受益。
65.图1a及图1b所绘示为包含制造多栅极装置的制造半导体的方法100。应该理解的是，可以在图1a及图1b所示的制程之前、期间和之后提供额外的操作，且对于该方法的额外的实施例，可以取代或消除下方所述的一些操作。操作/制程的顺序可以互换。如本文所使用，术语“多栅极装置”用于描述一种装置(例如，半导体晶体管)，其具有至少一些栅极材料设置在装置的至少一个通道的多侧上。在一些示例中，多栅极装置可以被称为gaa fet装置或纳米片装置，其具有设置在装置的至少一个通道的至少四侧上的栅极材料。通道区也可以被称为“通道构件”，其包含各种几何形状(例如，圆柱形、条形)和各种尺寸的通道区，如本文所使用。
66.下面参照图1a和图1b结合图2
‑
图19描述方法100。图2、图3、图4、图5、图6、图7、图8、图9、图10a、图16、图17、图18和图19是根据图1a和图1b的方法100的各个阶段的全绕式栅极场效应晶体管(gaa fet)装置10(或装置10)的实施例的透视图。图10b，图11、图12、图13、图14和图15是沿着切线(例如，图10a中的切线x1
‑
x1)的装置10的实施例的对应剖面图，其中前述切线沿着通道的长度方向，并垂直于基板的顶表面。
67.参照图1a和图2，方法100于操作102处开始，其中提供具有基板12的装置10。基板12可以包含已经适当地掺杂有杂质(例如，p型或n型导电性(conductivity))的各种区。在一些实施例中，基板12至少在其表面部分上包含单晶半导体层。基板12可以包含单晶半导体材料，例如但不限于si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb和inp。在所示的实施例中，基板12由si制成。
68.基板12可在其表面区中包含一个或多个缓冲层(未绘示)。缓冲层可以用来将晶格常数从基板的晶格常数逐渐改变为源极/漏极区的晶格常数。缓冲层可以从外延生长的单晶半导体材料形成，例如但不限于si、ge、gesn、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb、gan、gap和inp。在特定实施例中，基板12包含在块状(bulk)硅上外延生长的硅锗(sige)缓冲层。sige缓冲层的锗浓度可以从最底部的缓冲层的30原子％的锗增加到最顶部的缓冲层的70原子％的锗。
69.在一些实施例中，将杂质离子(掺质)14布植到硅基板中以形成井区。进行离子布植以防止击穿效应(punch
‑
through effect)。掺质14例如是用于n型finfet的硼(b)或用于p型finfet的磷(p)。
70.参照图1a和图3，方法100接着进行到操作104，其中在基板12上方形成堆叠的半导体层。堆叠的半导体层包含第一半导体层20和第二半导体层25。此外，在堆叠的膜层上方形成遮罩层15。举例来说，可以通过分子束外延(molecular beam epitaxy，mbe)制程、金属有机化学气相沉积(metalorganic chemical vapor deposition，mocvd)制程及/或其他适合的外延生长制程来外延生长堆叠的半导体层。
71.第一半导体层20和第二半导体层25由具有不同晶格常数的材料制成，并且可以包含si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb或inp中的一层或多层。在一些实施例中，第一半导体层20和第二半导体层25由si、si化合物、sige、ge或ge化合物制成。然而，其他实施例也是可能的，例如包含提供具有不同氧化速率及/或蚀刻选择性的第一组合物和第二组合物的那些实施例。在至少一些示例中，第一半导体层20包含外延生长的sige层，第二半导体层25包含外延生长的si层。第二半导体层25的si氧化速率小于第一半导体层20的sige氧化速率。在一个示例中，第一半导体层20是si1‑
x
ge
x
，其中x小于约
etching，rie)及/或其他适合的过程。
78.在图4中，在y方向上布置有两个鳍片30。但是鳍片30的数量并没有限制，也可以少至一个或三个或更多。在一些实施例中，在鳍片30的两侧上形成一个或多个虚设鳍片结构以在图案化操作中改善图案保真度(fidelity)。
79.参照图1a和图5
‑
图6，方法100通过形成插入于鳍片30之间的浅沟槽隔离(shallow trench isolation，sti)部件而进行到操作108。作为示例，包含一层或多层绝缘材料的绝缘材料层41形成在基板上方，使得鳍片30完全埋置于(embedded)绝缘材料层41中。用于绝缘材料层41的绝缘材料可以包含氧化硅、氮化硅、氮氧化硅(sion)、siocn、sicn、氟硅酸盐玻璃(fluorinated silicate glass，fsg)、或低介电常数(low
‑
k)介电材料，通过低压化学气相沉积(lpcvd)、等离子体cvd或可流动cvd(flowable cvd)形成。可以在形成绝缘材料层41之后执行退火操作。然后，执行如化学机械研磨(chemical mechanical polishing，cmp)方法及/或回蚀刻方法之类的平坦化操作，使得最顶的第二半导体层25的上表面从绝缘材料层41暴露出，如图5所示。
80.在一些实施例中，在形成绝缘材料层41之前，在装置10上方形成衬层35，如图5所示。在一些实施例中，衬层35由sin或基于氮化硅的材料(例如，sion、sicn或siocn)制成。然后，如图6所示，使绝缘材料层41凹陷以形成隔离部件40，从而暴露出鳍片30的上部。通过此操作，鳍片30通过隔离部件40彼此电隔离，隔离部件40也被称为浅沟槽隔离(sti)40。
81.参照图1a和图7
‑
图8，方法100进行到操作110，其中形成牺牲层/部件，特别是虚设栅极结构。尽管本讨论针对取代栅极制程，借以形成并随后取代虚设栅极结构，但是其他配置也是可能的。参照图7，在形成浅沟槽隔离(sti)40之后，形成牺牲栅极介电层52。牺牲栅极介电层52包含一层或多层的绝缘材料，例如基于氧化硅的材料。在一实施例中，使用通过化学气相沉积(cvd)形成的氧化硅。在一些实施例中，牺牲栅极介电层52的厚度在约1nm至约5nm的范围内。
82.图8绘示出在暴露的鳍片30上方形成牺牲栅极结构50之后的结构。牺牲栅极结构50包含牺牲栅极介电层52和牺牲栅极电极54。牺牲栅极结构50形成在鳍片30的一部分上方，其中鳍片30将是一个通道区。牺牲栅极结构限定了装置10的通道区。
83.通过首先在鳍片30上方毯覆式沉积牺牲栅极介电层52来形成牺牲栅极结构50。然后，在牺牲栅极介电层52上和鳍片30上方毯覆式沉积牺牲栅极电极层，使得鳍片30完全埋置于牺牲栅极电极层中。牺牲栅极电极层包含如多晶硅或非晶硅之类的硅。在一些实施例中，牺牲栅极电极层的厚度在约100nm至约200nm的范围内。在一些实施例中，对牺牲栅极电极层进行平坦化操作。使用包含低压化学气相沉积(lpcvd)和等离子体辅助化学气相沉积(pecvd)、物理气相沉积(pvd)、原子层沉积(ald)或其他适合的制程的cvd来沉积牺牲栅极介电层和牺牲栅极电极层。随后，在牺牲栅极电极层上方形成遮罩层。遮罩层包含衬垫sin层56和氧化硅遮罩层58。
84.接着，在遮罩层上执行图案化操作，并且将牺牲栅极电极层图案化成牺牲栅极结构50，如图8所示。牺牲栅极结构包括牺牲栅极介电层52、牺牲栅极电极54(例如，多晶硅)、衬垫sin层56和氧化硅遮罩层58。通过图案化牺牲栅极结构，堆叠的半导体层20和25的部分暴露在牺牲栅极结构50的两侧上，从而限定了源极/漏极(s/d)区。在本发明实施例中，源极和漏极可互换使用，并且其结构基本上相同。在图8中，形成一个牺牲栅极结构50，但是在一
些实施例中，牺牲栅极结构50的数量不限于一个、两个或更多个牺牲栅极结构，其沿x方向布置。在某些实施例中，在牺牲栅极结构的两侧上形成一个或多个虚设牺牲栅极结构以改善图案保真度。
85.参照图1a和图9，方法100接着进行到操作112，其中形成栅极侧壁间隔物。在形成牺牲栅极结构50之后，通过使用化学气相沉积(cvd)或其他适合的方法共形沉积用于形成栅极侧壁间隔物55(图10a)的绝缘材料的覆盖层(blanket layer)53。覆盖层53以共形的方式沉积，使得其形成为在垂直表面(例如，牺牲栅极结构的侧壁、水平表面和顶部)上具有基本上相同的厚度。在一些实施例中，沉积覆盖层53到约2nm至约8nm范围内的厚度。在一实施例中，覆盖层53的绝缘材料是基于氮化硅的材料，例如sin、sion、siocn或sicn及其组合。在一些实施例中，覆盖层可以包括一个或多个介电材料层，例如密封层、第一间隔层和第二间隔层。
86.在形成覆盖层53之后，使用例如反应性离子蚀刻(rie)在覆盖层53上进行非等向性蚀刻。在非等向性蚀刻制程期间，大部分绝缘材料从水平表面被去除，从而在如牺牲栅极结构50的侧壁和暴露的鳍片30的侧壁之类的垂直表面上留下栅极侧壁间隔物55，如图10a所示。可以从栅极侧壁间隔物55暴露出遮罩层58。在一些实施例中，可以随后执行等向性蚀刻以从暴露的鳍片30的源极/漏极(s/d)区的上部去除绝缘材料。
87.仍然参照图10a，并结合图10b，其为对应于图10a的区域a1与线x1
‑
x1的剖面图，方法100进行到操作114，其中通过使用一个或多个光微影和蚀刻操作，在源极/漏极(s/d)区向下蚀刻第一半导体层20和第二半导体层25的堆叠结构，从而形成源极/漏极(s/d)沟槽60。在一些实施例中，通过使用干蚀刻及/或湿蚀刻，将源极/漏极(s/d)区中的鳍片30向下凹陷到浅沟槽隔离(sti)40的上表面下方。在所示的实施例中，基板12(或鳍结构的底部部分18)也被部分蚀刻。在此阶段，堆叠的半导体层20和25的端部(也称为横向端)暴露在源极/漏极(s/d)沟槽60中。由于蚀刻操作期间的负载效应(loading effect)，源极/漏极(s/d)沟槽60通常具有顶部的开口比底部的开口宽。换句话说，包含堆叠的半导体层20和25的端部的源极/漏极(s/d)沟槽60的侧壁具有倾斜度(slope)，导致堆叠的半导体层20和25的底层比顶层从栅极侧壁间隔物55的边缘突出更多。
88.参照图1a和图11，方法100进行到操作116，其中在源极/漏极(s/d)沟槽60内沿x方向横向蚀刻第一半导体层20，从而形成空腔(cavities)62。在一些实施例中，空腔62沿x方向的深度在约3nm到约10nm的范围内。当第一半导体层20是ge或sige并且第二半导体层25是si时，可以通过使用湿蚀刻剂，例如但不限于氢氧化铵(nh4oh)、氢氧化四甲基铵(tetramethylammonium hydroxide，tmah)，乙二胺邻苯二酚(ethylenediamine pyrocatechol，edp)或氢氧化钾(koh)溶液。
89.参照图1a和图12，方法100进行到操作118，其中在第一半导体层20的端部上形成内部间隔物64。通过形成内部间隔物64，减小了空腔62的尺寸。在一些实施例中，内部间隔物64包含如sin、sioc、siocn、sicn、sio2的介电材料及/或如介电常数小于约3.9的低介电常数(low
‑
k)介电材料的其他适合的材料。在一些实施例中，通过首先在源极/漏极(s/d)沟槽60中沉积介电材料层(如覆盖源极/漏极(s/d)沟槽60的侧壁的共形层)并且通过原子层沉积(ald)或其他适合的制程填充空腔62来形成内部间隔物64。随后，在蚀刻制程中从源极/漏极(s/d)沟槽60的侧壁部分地去除介电材料层，以暴露第二半导体层25的端部。通过
这种蚀刻，由于空腔的体积小，介电材料层基本上保留在空腔62内。通常，等离子体干蚀刻在宽和平坦区域中的膜层比凹入(concave)(例如，孔、凹槽及/或狭缝)部分中的膜层更快地进行蚀刻。因此，介电材料层可以保留在空腔62内部作为内部间隔物64。
90.在第一半导体层20的横向蚀刻(水平凹陷)及/或蚀刻制程以形成内部间隔物64的期间，第二半导体层25的突出端部也可以被略微修整。尽管如此，第二半导体层25的端部仍可以相对于内部间隔物64突出到源极/漏极(s/d)沟槽60中。在某些实施例中，相对于栅极侧壁间隔物55的边缘，第二半导体层25的端部可以进一步突出到源极/漏极(s/d)沟槽60中。在绘示出三层的第二半导体层25的示意性实施例中，从栅极侧壁间隔物55的边缘到顶层的端部的尖端所测量的横向接近度(lateral proximity)d1在约1nm至约3nm的范围内，到中间层的端部的尖端的横向接近度d2在约2nm至约6nm的范围内，并且到底层的端部的尖端的横向接近度d3在约3nm至约10nm的范围内。上述未对准(misalignment)向装置10引入不均匀性，如各种通道长度。此外，突出端部表示直接在栅极结构与将要形成的源极/漏极(s/d)外延部件下方的有效通道部分之间的高电阻路径。因此，需要使突出端部收缩以使源极/漏极(s/d)外延部件更靠近通道区并增加通道长度的均匀性。尽管更强及/或更长时间的蚀刻可以使通道层的突出端部收缩，但是它也将源极/漏极(s/d)沟槽60延伸得更深而深入到基板12的下方，这可能导致穿漏。如下面更详细解释的，通过布植蚀刻速率修饰物种到通道层的端部中与选择性蚀刻一起，将蚀刻速率调变应用到选择性蚀刻通道层的端部。
91.参照图1b和图13，方法100进行到操作120，其中将蚀刻速率修饰物种66布植到第二半导体层25的端部中。在一些实施例中，执行离子布植制程以驱动蚀刻速率修饰物种66。经由核碰撞导致对半导体层25中的半导体材料中的现有键(例如，si
‑
si键)的结构破坏。在一些实施例中，对于包含硅的半导体层25，如果核能损失超过约340kj/mol(对应于单位体积的硅中的si
‑
si键能)，则硅的蚀刻速率显著提高。如砷(as)、硼(b)或磷(p)之类的蚀刻速率修饰物种66的离子布植可用于引起高于蚀刻速率增强所需的阈值水平(threshold level)的损伤。在一些实施例中，蚀刻速率修饰物种66包含as和b的混合物。
92.在一些实施例中，以毯覆式布植的方式执行布植制程，使得装置10的整个表面都经历蚀刻速率修饰物种66的布植。牺牲栅极结构50和栅极侧壁间隔物55保护其正下方堆叠的半导体层20和25免于接收蚀刻速率修饰物种66，同时暴露在源极/漏极(s/d)沟槽60中的第二半导体层25的突出端部接收布植。在其他实施例中，可以例如通过使用图案化的遮罩(例如，通过在用于定义源极/漏极(s/d)沟槽60的操作114中重新使用遮罩)来选择性施加布植，以将布植限制到源极/漏极(s/d)沟槽。在如第13图所示的示意性实施例中，栅极侧壁间隔物55的表面部分、第二半导体层25的端部以及在源极/漏极(s/d)沟槽60中暴露的基板12的顶表面被掺杂有蚀刻速率修饰物种66。图案化的遮罩可将内部间隔物64排除在接受布植之外。在一些实施例中，布植剂量在约5
×
10
15
cm
‑2至约1
×
10
17
cm
‑2的范围内。蚀刻速率修饰物种66可以在更靠近突出端部的尖端具有较高的浓度，并且由于扩散而在远离尖端时减小。在一些实施例中，通过布植蚀刻速率修饰物种66，第二半导体层25的端部的蚀刻速率增加了约5至10倍。栅极侧壁间隔物55中的介电材料的蚀刻速率由于较高的键能而可以基本上保持不变。
93.参照图1b和图14，方法100进行到操作122，其中执行选择性蚀刻制程以使第二半导体层25的突出端部横向凹陷。蚀刻剂选择性以(target at)第二半导体层25和基板12的
布植的表面部分为目标。选择性蚀刻制程可以包括湿蚀刻、干蚀刻、反应性离子蚀刻或其他适合的蚀刻方法。例如，干蚀刻制程可以实施含氧气体、含氟气体(例如，cf4、sf6、ch2f2、chf3及/或c2f6)、含氯气体(例如，cl2、chcl3、ccl4及/或bcl3)、含溴气体(例如hbr及/或chbr3)、含碘气体，其他适合的气体及/或等离子体、及/或其组合。例如，湿蚀刻制程可以包含在稀释的氢氟酸(diluted hydrofluoric acid，dhf)、氢氧化钾(koh)溶液、氨水、含有氢氟酸(hf)、硝酸(hno3)及/或乙酸(ch3cooh)的溶液或其他适合的湿蚀刻剂中进行蚀刻。在特定示例中，蚀刻制程是使用h3po4或其他适合的蚀刻剂的湿蚀刻制程。
94.当蚀刻速率修饰物种66的浓度降低到特定水平时，操作122可以控制选择性蚀刻制程停止。结果，在源极/漏极(s/d)沟槽60中暴露的每个栅极侧壁间隔物55、第二半导体层25的端部以及基板12的顶表面可以具有掺杂有蚀刻速率修饰物种66的浅表面部分68。在一些实施例中，浅表面部分68的厚度可以在大约0.2nm至大约1nm的范围内。第二半导体层25的其他部分可以基本上不包含蚀刻速率修饰物种66。
95.仍然参照图14，在一些实施例中，在操作122之后，第二半导体层25的凹陷的端部基本上与栅极侧壁间隔物55的边缘(侧壁)齐平。在此，“基本上齐平”是指相对位置的差小于约1nm。在一些实施例中，通过选择第二半导体层25的适当的结晶取向和蚀刻剂，第二半导体层25的端部的蚀刻表面具有由第一(111)小刻面(facet)、(110)小刻面、以及第二(111)小刻面限定的梯形，如区域70所示。第一(111)小刻面和第二(111)小刻面分别与相邻的内部间隔物64的边缘相交。
96.参照图1b和图15，方法100进行到操作126，其中在源极/漏极(s/d)沟槽60中形成源极/漏极(s/d)外延部件76。在一实施例中，通过分子束外延(mbe)制程、化学气相沉积制程及/或其他适合的外延生长制程形成源极/漏极(s/d)外延部件76包含外延生长一个或多个半导体层(例如，膜层76a和76b)。在另一实施例中，源极/漏极(s/d)外延部件76被原位或非原位掺杂有n型掺质或p型掺质。例如，在一些实施例中，源极/漏极(s/d)外延部件76包含掺杂有硼的硅锗(sige)，以形成用于p型fet的源极/漏极(s/d)部件。在一些实施例中，源极/漏极(s/d)外延部件76包含掺杂有磷的硅，以形成用于n型fet的源极/漏极(s/d)部件。在所示的实施例中，操作126首先在源极/漏极(s/d)沟槽60中沉积半导体层76a，接着在半导体层76a上沉积半导体层76b。在一些实施例中，半导体层76a和76b在其中包含掺质的量不同。在一些示例中，由于掺杂制程的本质(nature)，包含在半导体层76a中的掺质的量小于包含在半导体层76b中的掺质的量。
97.在一些实施例中，源极/漏极(s/d)外延部件75中的掺质是用于p型fet的p型(例如，硼)，并且掺杂于浅表面部分68中的蚀刻速率修饰物种66是相同的类型(例如，也是硼)，前述浅表面部分68与膜层76a直接接合(interface with)。在一些替代实施例中，掺杂在浅表面部分68中的蚀刻速率修饰物种66是相反的类型(例如，磷)。在一些实施例中，浅表面部分68中的掺质浓度可以高于膜层76a和76b。在一些其他实施例中，浅表面部分68中的掺质浓度可以高于膜层76a但低于膜层76b。
98.在一些其他实施例中，对于n型fet，源极/漏极(s/d)外延部件75中的掺质是n型(例如，磷)，并且掺杂于浅表面部分68中的蚀刻速率修饰物种66是相同类型(例如，磷)，前述浅表面部分68与膜层76a直接接合。在一些替代实施例中，掺杂在浅表面部分68中的蚀刻速率修饰物种66是相反的类型(例如，硼)。在一些实施例中，浅表面部分68中的掺质浓度可
以高于膜层76a和76b。在一些其他实施例中，浅表面部分68中的掺质浓度可以高于膜层76a但低于膜层76b。
99.参照图1b和图16，方法100接着进行到操作128，其中在基板上形成层间介电(inter
‑
layer dielectric，ild)层95。在一些实施例中，还在形成层间介电(ild)层95之前形成接触蚀刻停止层(contact etch stop layer，cesl)90。在一些示例中，cesl 90包含氮化硅层、氧化硅层、氧氮化硅层及/或其他本领域已知的材料。cesl 90可以通过等离子体辅助化学气相沉积(pecvd)制程及/或其他适合的沉积或氧化制程形成。在一些实施例中，ild层95包含如四乙基正硅酸盐(tetraethylorthosilicate，teos)氧化物、未掺杂硅酸盐玻璃或掺杂硅的氧化物，例如硼磷硅酸盐玻璃(borophosphosilicate glass，bpsg)、熔融石英玻璃(fused silica glass，fsg)、磷硅酸盐玻璃(phosphosilicate glass，psg)、掺杂硼的硅酸盐玻璃(boron doped silicon glass，bsg)及/或其他适合的介电材料。可以通过pecvd制程或其他适合的沉积技术来沉积ild层95。在一些实施例中，在形成ild层95之后，可以对装置10进行高热预算制程以退火ild层95。在一些示例中，在沉积ild层95之后，可以执行平坦化制程以去除多余的介电材料。例如，平坦化制程包含化学机械平坦化(cmp)制程，其去除覆盖牺牲栅极结构50的ild层95(和cesl层，如果存在的话)的部分并暴露牺牲栅极电极54。
100.参照图1b和图17，方法100接着进行到操作130，其中通过去除牺牲栅极结构50以在通道区中形成栅极沟槽92。可以随后在栅极沟槽92中形成最终的栅极结构(例如，包含高介电常数(high
‑
k)介电层和金属栅极电极)，如下所述。操作130可以包含对牺牲栅极结构50中的材料具有选择性的一种或多种蚀刻制程。例如，可以使用如选择性湿蚀刻、选择性干蚀刻或其组合的选择性蚀刻制程来执行牺牲栅极结构50的去除。鳍片30的堆叠的半导体层20和25暴露于栅极沟槽92中。
101.参照图1b和图18，方法100接着前进到操作132，其中通过从栅极沟槽92中的鳍片30去除第一半导体层20，从而形成第二半导体层25的通道构件。在一实施例中，通过选择性湿蚀刻制程去除第一半导体层20。在一实施例中，第一半导体层20是sige，第二半导体层25是硅，从而允许使用湿蚀刻剂例如但不限于氢氧化铵(nh4oh)、氢氧化四甲基铵(tmah)、乙二胺邻苯二酚(edp)或氢氧化钾(koh)溶液来选择性地去除第一半导体层20。在一些实施例中，选择性湿蚀刻包含apm蚀刻(例如，氢氧化铵
‑
过氧化氢
‑
水的混合物)。在本实施例中，由于形成了内部间隔层64，因此第一半导体层20的蚀刻在内部间隔层64处停止。由于第一半导体层20的蚀刻在内部间隔层64处停止，因此可能防止栅极电极和源极/漏极(s/d)外延部件接触或桥接。
102.参照图1b和图19，方法100接着进行到操作134，其中形成栅极结构93。栅极结构93可以是高介电常数(high
‑
k)/金属栅极(hk mg)堆叠，但是其他组成也是可能的。在一些实施例中，在形成第二半导体层25的由多个通道构件提供的多通道(由于去除了第一半导体层20，现在在它们之间具有间隙)之后，在每个通道构件周围形成栅极介电层94，并且在栅极介电层94上形成栅极电极96。
103.在某些实施例中，栅极介电层94包含一层或多层介电材料，例如氧化硅、氮化硅或高介电常数(high
‑
k)介电材料，其他适合的介电材料及/或其组合。高介电常数介电材料的示例包含hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪
‑
氧
化铝(hfo2‑
al2o3)合金、其他适合的高介电常数介电材料及/或其组合。在一些实施例中，栅极介电层94包含形成在通道层和介电材料之间的介面层。栅极介电层94可以通过cvd、ald或任何适合的方法形成。在一实施例中，使用如ald的高度共形沉积制程来形成栅极介电层94，以确保在每个通道层周围形成具有均匀厚度的栅极介电层。在一实施例中，栅极介电层94的厚度在约1nm至约6nm的范围内。
104.栅极电极96形成在栅极介电层94上，以围绕每个通道构件。栅极电极96包含一层或多层导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其他适合的材料及/或其组合。栅极电极96可以通过cvd、ald、电镀或其他适合的方法形成。栅极电极96也沉积在ild层95的上表面上方。然后，通过使用例如cmp来平坦化ild层95上方形成的栅极介电层和栅极电极层，直到露出(reveal)ild的顶表面。
105.在平坦化操作之后，使栅极电极96凹陷并且在凹陷的栅极电极96上方形成盖绝缘层98。盖绝缘层98包含一层或多层的基于氮化硅的材料，例如sin。可以通过沉积绝缘材料接着进行平坦化操作来形成盖绝缘层98。
106.在某些本发明实施例中，一或多个功函数调整层(未绘示)插入在栅极介电层94和栅极电极96之间。功函数调整层由导电材料制成，上述导电材料可列举如单层之tin、tan、taalc、tic、tac、co、al、tial、hfti、tisi、tasi或tialc或多层之两种或多种前述材料。对于n通道fet，将tan、taalc、tin、tic、co、tial、hfti、tisi和tasi中的一种或多种用作功函数调节层，对于p通道fet，将tialc、al、tial、tan、taalc、tin、tic和co的一种或多种用作功函数调节层。功函数调整层可以通过ald、pvd、cvd、电子束蒸发或其他适合的制程形成。此外，针对使用不同金属层的n通道fet和p通道fet，可以分别形成功函数调整层。
107.如图19所示的装置10可以经历进一步处理以形成本领域中已知的各种部件和区域。例如，后续处理可以在基板上形成接触开口、接触金属以及各种接触件/导孔/导线和多层内连线部件(例如，金属层和层间电介质)，其被配置以连接各种部件以形成功能电路，其可包含一个或多个多栅极装置。在进一步的示例中，多层内连线可以包含如导孔或接触件之类的垂直内连线，以及如金属线之类的水平内连线。各种内连线部件可以采用各种导电材料，包含铜、钨、及/或硅化物。在一实例中，镶嵌及/或双重镶嵌制程用于形成铜相关的多层内连线结构。此外，根据方法100的各种实施例，可以在方法100之前、期间和之后实施额外的处理步骤，并且可以取代或消除上述的一些处理步骤。
108.在方法100中，将蚀刻速率调变应用于每个通道层。可替代地，可以将蚀刻速率调变应用于一个特定的通道层，但是基本上不应用于其他的通道层。通过这样做，将仅修整所选通道层的突出端部，这在微调特定通道层的通道长度方面是有效的。例如，实验或电路模拟可以显示(reveal)，中间通道层展示出比上部和下部通道层具有相对较高的电阻路径。蚀刻速率调变可以具体地以中间通道层为目标以使其端部凹陷以减小通道电阻，这反而(in turn)增加了特定通道层中的驱动电流。图20根据本发明实施例的各个方面，绘示出形成装置10的实施例的这种替代方法100
′
的流程图。应当理解的是，对于该方法的其他实施例，可以在本文所述的操作/制程之前、期间和之后提供额外的操作，并且以下描述的一些操作可以被替代或消除。操作/制程的顺序可以互换。方法100
′
包含操作102
‑
112和操作128
‑
134，其与以上参考图2
‑
图9至图16
‑
图19描述的操作基本上相同。为了简化起见，将省
略图2
‑
图9至图16
‑
图19的描述。与方法100不同的方法100
′
的其他方面将在下面更详细地描述。
109.下面参照图20并结合图21
‑
图34描述方法100
′
。图21
‑
图34是沿着切线(例如，图10a中的切线x1
‑
x1)的装置10的实施例的剖面图，切线沿着通道的长度方向并且垂直于基板的顶表面。特别地，图21
‑
图26与装置10的实施例相关，其中蚀刻速率调变以中间通道层为目标。图27
‑
图30与装置10的另一实施例相关，其中蚀刻速率调变以最顶层的通道层为目标。图31
‑
图34与装置10的又一实施例相关，其中蚀刻速率调变以最底部的通道层为目标。
110.参照图20和图21，其中用于接收蚀刻速率调变的预定通道层是中间通道层，在操作114
′
处的方法100
′
形成了源极/漏极(s/d)沟槽60。与方法100中的操作114不同，操作114
′
不蚀刻半导体层20和25的整个堆叠结构。操作114
′
通过使用一个或多个微影和蚀刻操作蚀刻在中间通道层上方堆叠的半导体层20和25。在所示的实施例中，中间的第二半导体层25也被部分蚀刻。
111.参照图20和图22，方法100
′
进行到操作120
′
，其中将蚀刻速率修饰物种66布植到中间第二半导体层25中。在一些实施例中，执行离子布植制程以驱动蚀刻速率修饰物种，例如as、b或p或其组合。可以例如通过使用图案化遮罩(例如，通过在定义源极/漏极(s/d)沟槽60中对操作114
′
重复使用遮罩)来选择性施加布植，以将布植限定到源极/漏极(s/d)沟槽60。布植被配置在深度等于或略大于中间第二半导体层25的厚度。在图22所示的实施例中，下面的相邻的第一半导体层20也接收蚀刻速率修饰物种66，但是下面的相邻的第二半导体层25不接收。由于在形成源极/漏极(s/d)沟槽60的蚀刻操作期间的负载效应，因此源极/漏极(s/d)沟槽60通常在其顶部比其底部具有更大的开口。因此，第二半导体层25的布植部分比源极/漏极(s/d)沟槽60的底部处的开口宽。在图22所示的实施例中，最顶的第二半导体层25的横向端的下部也可以接收蚀刻速率修饰物种66。
112.参照图20和图23，方法100
′
进行到操作121，其中通过使用一种或多种微影和蚀刻操作，源极/漏极(s/d)沟槽60向下延伸穿过半导体层20和25的堆叠结构。在所示的实施例中，基板12(或鳍片结构的底部部分18)也被部分蚀刻。由于第二半导体层25的布植部分比中间的源极/漏极(s/d)沟槽60的开口宽，所以中间的第二半导体层25的端部保持掺杂有蚀刻速率修饰物种66。
113.参照图20和图24，方法100
′
进行到操作122
′
，其中执行选择性蚀刻制程以使中间的第二半导体层25的布植端部横向凹陷。与方法100中的操作122类似，操作122
′
施加选择性选择性地以布植端部为目标的蚀刻剂。选择性蚀刻制程可以包含湿蚀刻、干蚀刻、反应性离子蚀刻或其他适合的蚀刻方法。与方法100中的操作122不同，操作122
′
基本上不蚀刻上部和下部的第二半导体层25，其没有布植蚀刻速率修饰物种66。在一些实施例中，已经接收蚀刻速率修饰物种66的最顶的第二半导体层25的横向端的下部也可以部分凹陷。
114.参照图20和图25
‑
图26，方法100
′
进行到操作116、118和126，其中横向蚀刻第一半导体层20的端部和沉积内部间隔物64，并且在源极/漏极(s/d)沟槽60中形成源极/漏极(s/d)外延部件76。方法100
′
的操作116、118和126与以上讨论的方法100的操作116、118和126基本上相似。
115.仍然参照图26，取决于操作122
′
中的选择性蚀刻深度，中间的第二半导体层25的端部可以具有掺杂有蚀刻速率修饰物种66的浅表面部分68，但在第二半导体层25的其他上
部和下部中并不具有。浅表面部分68与源极/漏极(s/d)外延部件76直接接合。浅表面部分68中的蚀刻速率修饰物种66可以与源极/漏极(s/d)外延部件76中的掺质是相同的类型，也可以是相反的类型。在一些实施例中，浅表面部分68中的蚀刻速率修饰物种浓度可以高于源极/漏极(s/d)外延部件76的膜层76a和76b两者，或者可以高于膜层76a但低于膜层76b。另外，由于中间的第二半导体层25的端部进一步凹陷，因此中间半导体层25提供了所有通道层中最短的通道层。在一些实施例中，中间的第二半导体层25的端部直接位于栅极侧壁间隔物55的边缘(侧壁)下方或与栅极侧壁间隔物55的边缘(侧壁)基本上齐平，而第二半导体层25的上部和下部的端部则从栅极侧壁间隔物55的边缘突出并进入源极/漏极(s/d)外延部件76中。在一些进一步的实施例中，第二半导体层25的下部比第二半导体层25的上部进一步突出到源极/漏极(s/d)外延部件76中。
116.可替代地，图27
‑
图30与方法100
′
的另一实施例相关，其中蚀刻速率调变以装置10的最顶的通道层为目标。参照图27，蚀刻栅极侧壁间隔物55以先(initially)形成源极/漏极(s/d)沟槽60以暴露最顶的第二半导体层25，然后通过源极/漏极(s/d)沟槽60的开口将蚀刻速率修饰物种66布植到最顶的第二半导体层25中。参照图28，通过使用一种或多种微影和蚀刻操作，在源极/漏极(s/d)区处向下蚀刻半导体层20和25的堆叠结构，从而形成源极/漏极(s/d)沟槽60。在此阶段，堆叠的半导体层20和25的端部暴露在源极/漏极(s/d)沟槽60中，而最顶的第二半导体层25的端部已经布植了蚀刻速率修饰物种66。参照图29，执行选择性蚀刻制程以横向凹蚀最顶的第二半导体层25的布植端部。参照图30，方法100
′
进行到操作116、118和126，其中横向蚀刻第一半导体层20的端部和沉积内部间隔物64，并且在源极/漏极(s/d)沟槽60中形成源极/漏极(s/d)外延部件76。
117.仍然参照图30，取决于操作122
′
中的选择性蚀刻深度，最顶的第二半导体层25的端部可以具有掺杂有蚀刻速率修饰物种66的浅表面部分68，但是在第二半导体层25的其他下部中并不具有。浅表面部分68与源极/漏极(s/d)外延部件76直接接合。浅表面部分68中的蚀刻速率修饰物种66可以与源极/漏极(s/d)外延部件76中的掺质是相同的类型，也可以是相反的类型。在一些实施例中，浅表面部分68中的蚀刻速率修饰物种浓度可以高于源极/漏极(s/d)外延部件76的膜层76a和76b两者，或者可以高于膜层76a但低于膜层76b。另外，由于最顶的第二半导体层25的端部进一步凹陷，因此最顶的半导体层25提供了所有通道层中最短的通道层。在一些实施例中，最顶的第二半导体层25的端部直接位于栅极侧壁间隔物55的边缘(侧壁)下方或与栅极侧壁间隔物55的边缘(侧壁)基本上齐平，而第二半导体层25的其他下部的端部则从栅极侧壁间隔物55的边缘突出并进入源极/漏极(s/d)外延部件76中。在一些进一步的实施例中，最底的第二半导体层25比任何第二半导体层25的上部突出更多。
118.可替代地，图31
‑
图34与方法100
′
的另一实施例相关，其中蚀刻速率调变以装置10的最底的通道层为目标。参照图31，通过使用一种或多种微影和蚀刻操作，蚀刻最底的通道层上方的堆叠结构的半导体层20和25，以在源极/漏极(s/d)区处形成源极/漏极(s/d)沟槽60。在所示的实施例中，最底的第二半导体层25也被部分蚀刻。参照图32，将蚀刻速率修饰物种66布植到最底的第二半导体层25中。参照图33，通过使用一种或多种微影和蚀刻操作，源极/漏极(s/d)沟槽60向下延伸穿过半导体层20和25的堆叠结构。在所示的实施例中，基板12(或鳍片结构的底部部分18)也被部分蚀刻。参照图34，执行选择性蚀刻制程以横向凹
蚀最底的第二半导体层25的布植端部。随后，横向蚀刻第一半导体层20的端部和沉积内部间隔物64，并且在源极/漏极(s/d)沟槽60中形成源极/漏极(s/d)外延部件76。
119.仍然参照图34，取决于操作122
′
中的选择性蚀刻深度，最底的第二半导体层25的端部可以具有掺杂有蚀刻速率改变种类66的浅表面部分68，但是在第二半导体层25的其他上部中并不具有。浅表面部分68与源极/漏极(s/d)外延部件76直接接合。浅表面部分68中的蚀刻速率修饰物种66可以与源极/漏极(s/d)外延部件76中的掺质是相同的类型，也可以是相反的类型。在一些实施例中，浅表面部分68中的蚀刻速率修饰物种浓度可以高于源极/漏极(s/d)外延部件76的膜层76a和76b两者，或者可以高于膜层76a但低于膜层76b。另外，由于最底的第二半导体层25的端部进一步凹陷，所以最底的半导体层25提供了所有通道层中最短的通道层。在一些实施例中，最底的第二半导体层25的端部直接位于栅极侧壁间隔物55的边缘(侧壁)下方或与栅极侧壁间隔物55的边缘(侧壁)基本上齐平，而第二半导体层25的上部的端部则从栅极侧壁间隔物55的边缘突出并进入源极/漏极(s/d)外延部件76中。在一些进一步的实施例中，中间的第二半导体层25可以提供所有通道层之中最长的通道层。
120.图35是根据本发明实施例的各个方面，绘示出形成装置10的实施例的另一种方法100
″
的流程图，其中可以在循环制程流程中将蚀刻速率调变分别施加到每个通道层。应当理解的是，对于该方法的其他实施例，可以在本文所述的操作/制程之前、期间和之后提供额外的操作，并且以下描述的一些操作可以被替代或消除。操作/制程的顺序可以互换。方法100
″
包含操作102
‑
112和操作128
‑
134，其与以上参考图2
‑
图9至图16
‑
图19描述的操作基本上相同。为了简化起见，将省略图2
‑
图9至图16
‑
图19的描述。与方法100不同的方法100
″
的其他方面将在下面更详细地描述。下面参照图35并结合图36
‑
图43描述方法100
″
。图36
‑
图43是沿着切线(例如，图10a中的切线x1
‑
x1)的装置10的实施例的剖面图，其中切线沿着通道的长度方向并且垂直于基板的顶表面。
121.参照图35和图36，方法100
″
进行到操作120
″
，其中蚀刻栅极侧壁间隔物55以先形成源极/漏极(s/d)沟槽60以暴露最顶的第二半导体层25，然后将蚀刻速率修饰物种66布植到最顶的第二半导体层25中。在一些实施例中，执行离子布植制程以驱动蚀刻速率修饰物种，例如as、b或p、或其组合。可以例如通过使用图案化的遮罩来选择性地施加布植，以将布植限定到源极/漏极(s/d)沟槽60。此外，布植制程可以包含相对于基板12的顶表面以布植角度θ1的倾斜布植，其将布植聚焦到将成为相应通道层的端部的最顶的第二半导体层25的部分上，而不是其他通道层上。在如第36图所示的图示实施例中，下面的相邻的第一半导体层20也接收蚀刻速率修饰物种66，但是下面的相邻的第二半导体层25不接收。
122.参照图35和图37，方法100
″
进行到操作114
″
，其中通过使用一种或多种微影和蚀刻操作，在源极/漏极(s/d)区处蚀刻最顶的半导体层20和25，以形成源极/漏极(s/d)沟槽60。下面的下一个(next)第二半导体层25暴露在源极/漏极(s/d)沟槽60中。在所示的实施例中，下面的下一个第二半导体层25也被部分蚀刻。由于最顶的第二半导体层25的接收蚀刻速率修饰物种66的部分比源极/漏极(s/d)沟槽60的开口宽，因此在操作114
″
之后，最顶的第二半导体层25的端部仍然具有布植的蚀刻速率修饰物种66。
123.随后，方法100
″
在用于蚀刻速率调变的循环制程流程中依序地在第二半导体层25下方重复操作120
″
和操作114
″
。循环制程可以原位执行。例如，如图38和图39所示，将蚀刻
速率修饰物种66布植到中间的第二半导体层25中。布植角度可以相对于基板12的顶表面以角度θ2倾斜(tilt)，以将布植聚焦到将成为相应通道层的端部的中间的第二半导体层的部分上，而不是其他通道层上。在一些实施例中，角度θ2大于先前的角度θ1。此外，布植制程可以对每个通道层分别使用不同的剂量来微调每个通道长度。更进一步，对于每个通道层，布植制程可以具有各自不同的布植深度。而且，如图40和图41所示，将蚀刻速率修饰物种66布植到最底的第二半导体层25中。布植角度可以相对于基板12的顶表面以角度θ3倾斜，以将布植聚焦到将成为相应通道层的端部的最底的第二半导体层的部分上。在一些实施例中，角度θ3大于先前的角度θ2。再次，布植制程可以对于每个通道层使用分别不同的剂量和布植深度来微调每个通道长度。
124.参照图35和图42，在蚀刻穿过半导体层20和25的堆叠结构之后，方法100
″
进行到操作122，其中执行选择性蚀刻制程以使第二半导体层25的突出端部横向凹陷。由于每个第二半导体层25已经被分别布植有蚀刻速率修饰物种66，因此通过向每个通道层掺杂浓度和布植深度来分别决定每个通道层的端部凹陷的程度。在一些实施例中，在操作122之后，最底的通道层可以提供所有通道层中最短的通道，而最顶的通道层可以提供最长的通道。在一些替代实施例中，在操作122之后，中间通道层可以提供最长的通道，并且最顶和最底的通道层可以具有基本上相同的长度。并且，与上面讨论的图14比较，一个差异是在图14中，基板12的顶表面部分也被布植了蚀刻速率修饰物种66，而在第42图中，基板12的顶表面部分具有小于浅表面部分68的浓度或基本上不具有蚀刻速率修饰物种66。
125.参照图35和图43，方法100
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进行到操作116、118和126，其中横向蚀刻第一半导体层20的端部和沉积内部间隔物64，并且在源极/漏极(s/d)沟槽60中形成了源极/漏极(s/d)外延部件76。方法100
″
的操作116、118和126与以上讨论的方法100的操作116、118和126基本上相似。
126.仍然参照图43，取决于操作122
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中的选择性蚀刻深度，每个第二半导体层25的端部可以分别具有掺杂有具有相同或不同掺杂浓度的蚀刻速率修饰物种66的浅表面部分68。通常，最高掺杂浓度对应于最短的通道长度，而最低掺杂浓度对应于最长的通道长度。此外，每个第二半导体层25的浅表面部分68可以具有相同或不同的厚度，这取决于操作120
″
处的相应布植深度。通常，最厚的浅表面部分68对应于最短的通道长度，最薄的浅表面部分68对应于最长的通道长度。浅表面部分68与源极/漏极(s/d)外延部件76直接接合。浅表面部分68中的蚀刻速率修饰物种66可以与源极/漏极(s/d)外延部件76中的掺质是相同的类型，也可以是相反的类型。在一些实施例中，浅表面部分68中的蚀刻速率修饰物种浓度可以高于源极/漏极(s/d)外延部件76的膜层76a和膜层76b两者，或者可以高于膜层76a但低于膜层76b。
127.尽管不旨在限制，但是一个或多个本发明实施例为半导体装置及其形成提供了许多益处。例如，本发明实施例提供蚀刻速率调变和选择性蚀刻制程以微调通道层的突出端部(横向端)，这增加了装置的均匀性并减小了通道电阻。此外，具有蚀刻速率调变的制程流程可以容易整合到现有的半导体制造制程中。
128.本发明实施例提供了一种半导体装置的制造方法，包括：形成从基板突出(extruding)的鳍片结构，鳍片结构具有交互堆叠(alternately stacked)的多个第一半导体层与多个第二半导体层；形成牺牲栅极结构于鳍片结构上方；蚀刻未被牺牲栅极结构覆
盖的半导体装置的源极/漏极区，借以形成暴露出至少一个第二半导体层的一开口；通过开口将蚀刻速率修饰物种(etch rate modifying species)布植到至少一个第二半导体层中，借以形成至少一个第二半导体层的布植部分；选择性蚀刻至少一个第二半导体层的布植部分；凹蚀暴露于开口中的所述第一半导体层的多个端部；以及形成源极/漏极外延层于开口中。
129.在一些实施例中，在布植蚀刻速率修饰物种的步骤之前，蚀刻源极/漏极区的步骤形成暴露出基板的顶表面的开口。
130.在一些实施例中，布植蚀刻速率修饰物种的步骤布植蚀刻速率修饰物种到每个第二半导体层的多个端部。
131.在一些实施例中，在布植蚀刻速率修饰物种的步骤之后，所述第一半导体层基本上不包括蚀刻速率修饰物种。
132.在一些实施例中，在蚀刻源极/漏极区的步骤之后，在至少一个第二半导体层下方的邻近的第一半导体层保持被至少一个第二半导体层完全覆盖。
133.在一些实施例中，在布植蚀刻速率修饰物种的步骤的期间，至少一个第二半导体层下方的邻近的第一半导体层也接收(receive)蚀刻速率修饰物种。
134.在一些实施例中，在凹蚀所述第一半导体层的所述端部的步骤之前，执行选择性蚀刻至少一个第二半导体层的布植部分的步骤。
135.在一些实施例中，在凹蚀所述第一半导体层的所述端部的步骤之后，执行选择性蚀刻至少一个第二半导体层的布植部分的步骤。
136.在一些实施例中，蚀刻速率修饰物种选自由as、b、及p所组成的群组。
137.在一些实施例中，布植蚀刻速率修饰物种的步骤包括倾斜的(slanted)布植制程。
138.在一些实施例中，还包括：沉积多个内部间隔物于所述第一半导体层的所述端部上；从半导体装置的通道区移除所述第一半导体层；以及形成金属栅极结构取代牺牲栅极结构。
139.本发明实施例提供了一种半导体装置的制造方法，包括：形成从基板突出的鳍片，鳍片具有多个牺牲层与多个通道层，其中所述牺牲层与所述通道层交互排列(alternately arranged)；从鳍片的源极/漏极区移除所述牺牲层与所述通道层，借以形成源极/漏极沟槽，其暴露出所述牺牲层与所述通道层的多个端部；横向凹蚀所述牺牲层的所述端部；布植蚀刻速率修饰物种到所述通道层的所述端部；修整所述通道层的所述端部；以及于源极/漏极沟槽中外延生长源极/漏极部件。
140.在一些实施例中，上述方法还包括：在布植蚀刻速率修饰物种的步骤之前，形成多个内部间隔物于所述牺牲层的所述端部上。
141.在一些实施例中，在布植蚀刻速率修饰物种的步骤之后，所述牺牲层基本上不包括蚀刻速率修饰物种。
142.在一些实施例中，在布植蚀刻速率修饰物种的步骤的期间，基板的顶表面也接收蚀刻速率修饰物种。
143.在一些实施例中，在布植蚀刻速率修饰物种的步骤的期间，基板的顶表面也接收蚀刻速率修饰物种。
144.在一些实施例中，蚀刻速率修饰物种选自as、b、p、及其组合。
145.本发明实施例提供了一种半导体装置，包括：多个通道构件，设置于基板上方；栅极结构，啮合于(engaging)所述通道构件；以及源极/漏极外延部件，邻近所述通道构件，其中所述通道构件的至少一个通道构件具有与源极/漏极外延部件物理接触的端部，其包括第一类型的一掺质，及其中端部中的掺质的浓度比所述通道构件的至少一个通道构件的其他部分高。
146.在一些实施例中，上述装置还包括：多个内部间隔物，插入于栅极结构与源极/漏极外延部件之间，其中所述内部间隔物基本上不包括掺质。
147.在一些实施例中，源极/漏极外延部件包括第一类型的掺质。
148.在一些实施例中，源极/漏极外延部件包括与第一类型相反的第二类型的另一掺质。
149.以上概述数个实施例的部件，以便在本发明所属技术领域中具有通常知识者可以更加理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应理解，他们能轻易地以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视后附的权利要求所界定为准。