半导体结构引线的制备方法及半导体结构与流程

1.本发明涉及半导体领域，尤其涉及一种半导体结构引线的制备方法及半导体结构。


背景技术：

2.半导体结构需要在内部铺设引线并通过接触柱与引线接触以实现器件之间的电连接。目前，引线通常为等宽的线条，且随着器件集成度的提高，引线的宽度也要求越来越小，这就使得接触柱与引线之间的接触面积较小，导致接触电阻较大。同时，线条宽度过小时，接触柱的宽度大于线条的宽度，超过线条的接触柱很可能延伸至引线以下并与引线下方的导电区域电连接，从而造成短路，继而影响器件的电性性能甚至使器件失效。


技术实现要素：

3.基于此，本技术针对目前接触柱与引线接触电阻较大的技术问题，提出一种半导体结构引线的制备方法和半导体结构。
4.本技术提出的第一种解决方案为：
5.一种半导体结构引线的制备方法，包括：
6.提供覆有导电层的基底，所述基底具有侧面相接的第一区域和第二区域；
7.在所述导电层上依次形成叠设的第二介质层、第一介质层和掩膜层，所述第一介质层呈条状，所述第一介质层和所述第二介质层自所述第二区域延伸至所述第一区域内，所述掩膜层覆盖所述第一区域并暴露出所述第二区域；
8.第一次刻蚀所述第二介质层；
9.去除所述第一区域内的所述掩膜层，暴露出所述第一区域；
10.第二次刻蚀所述第二介质层，分别在所述第一区域和所述第二区域形成暴露出所述导电层的第一窗口和第二窗口，且所述第一窗口底部宽度小于所述第二窗口底部宽度；
11.刻蚀暴露的导电层，形成引线，所述引线包括位于第一区域上的宽线和位于所述第二区域上的窄线，所述宽线的线宽大于所述窄线的线宽。
12.在其中一个实施例中，所述基底还具有外围区域，所述外围区域位于所述第一区域背离所述第二区域的一侧，所述掩膜层还覆盖所述外围区域，其中，所述去除所述第一区域上的所述掩膜层，暴露出所述第一区域，包括：
13.对所述掩膜层进行各向同性刻蚀，去除所述第一区域上的掩膜层并保留所述外围区域上的掩膜层，暴露出所述第一区域。
14.在其中一个实施例中，所述各向同性刻蚀为各向同性干法刻蚀。
15.在其中一个实施例中，所述导电层和所述第二介质层之间还形成有第三介质层，其中，第二次刻蚀所述第二介质层，分别在所述第一区域和所述第二区域形成暴露出所述导电层的第一窗口和第二窗口，包括：
16.第二次刻蚀所述第二介质层，分别在所述第一区域和所述第二区域形成暴露出所
述第三介质层的第一凹槽和第二凹槽，且所述第一凹槽的底部宽度小于所述第二凹槽的底部宽度；
17.对暴露的所述第三介质层进行垂直方向的各向异性干法刻蚀，分别在所述第一区域和所述第二区域形成暴露出所述导电层的第一窗口和第二窗口。
18.在其中一个实施例中，
19.第一次刻蚀所述第二介质层，包括：刻蚀暴露的所述第二介质层的顶部部分并保留底部部分。
20.在其中一个实施例中，
21.第一次刻蚀所述第二介质层，包括，对暴露的所述第二介质层进行垂直方向的刻蚀，所述第二凹槽的侧剖面至少顶部部分呈矩形；
22.第二次刻蚀所述第二介质层，包括，对暴露的所述第二介质层进行倾斜方向的刻蚀，所述第一凹槽的侧剖面呈倒梯形。
23.在其中一个实施例中，所述第一介质层呈等宽条状。
24.在其中一个实施例中，还包括：
25.在所述第一区域上方形成与所述宽线接触的接触柱。
26.在其中一个实施例中，所述基底内形成源区和漏区，所述窄线与所述源区或漏区电连接。
27.上述半导体结构引线的制备方法，在原有工艺的基础上，不需要改变第一介质层条状的尺寸，通过在第一区域覆盖掩膜层，分两次刻蚀第二介质层，在第一区域和第二区域内形成不同形貌的窗口，使得第一区域内和第二区域内暴露的导电层的宽度不同，第一区域内暴露的导电层的宽度小于第二区域内暴露的导电层的宽度。对暴露的导电层进行刻蚀后，第一区域内被刻蚀的导电层的宽度小于第二区域内被刻蚀的导电层的宽度，第一区域内未被刻蚀的导电层的宽度大于第二区域内未被刻蚀的导电层的宽度，而未被刻蚀的导电层则形成引线。通过上述制备方法得到的引线具有位于第一区域的宽线和位于第二区域的窄线，第二区域的窄线仍满足高集成度的要求，而第一区域的引线则可以用于与接触柱接触，由此减小引线与接触柱之间的接触电阻，并防止接触柱延伸至引线下方而造成短路。
28.本技术提出的第二种解决方案为：
29.一种半导体结构，包括：
30.基底；
31.引线，形成于所述基底上，所述引线包括宽线和窄线，所述宽线的线宽大于所述窄线的线宽；
32.层间介质层，覆盖所述引线；
33.接触柱，穿透所述层间介质层并与所述宽线接触。
34.在其中一个实施例中，所述宽线位于所述引线的末端。
35.在其中一个实施例中，所述基底内形成源区和漏区，所述窄线与所述源区或漏区电连接。
36.上述半导体结构，引线具有宽度相对较窄的窄线和宽度相对较宽的宽线，窄线仍然满足高集成度的要求，而宽线则与接触柱接触，由此可以减小接触电阻，并防止接触柱延伸至引线下方而造成短路。
附图说明
37.图1a为传统技术中引线与接触柱接触的俯视图；
38.图1b为图1a中aa＇剖面线处的侧剖图；
39.图2为本技术中半导体结构引线制备方法的步骤流程图；
40.图3a为形成掩膜层后的结构俯视图；
41.图3b和图3c分别为对应图3a中第二区域和第一区域的侧剖图；
42.图4a为对暴露的第二介质层进行第一次刻蚀后的结构俯视图；
43.图4b和图4c分别为对应图4a中第二区域和第一区域的侧剖图；
44.图5a为去除第一区域内的掩膜层后的结构俯视图；
45.图5b和图5c分别为对应图5a中第二区域和第一区域的侧剖图；
46.图6a为对暴露的第二介质层进行第二次刻蚀后的结构俯视图；
47.图6b和图6c分别为对应图6a中第二区域和第一区域的侧剖图；
48.图7a为对暴露的第三介质层进行刻蚀后的结构俯视图；
49.图7b和图7c分别为对应图7a中第二区域和第一区域的侧剖图；
50.图8a为对暴露的导电层进行刻蚀后的结构俯视图；
51.图8b和图8c分别为对应图8a中第二区域和第一区域的侧剖图；
52.图9a为所形成的引线的结构示意图；
53.图9b为接触柱与引线接触的结构侧视图。
54.标号说明
55.100、基底；110、导电区域；200、导电层；210、引线；211、宽线；212、窄线；310、第一介质层；320、第二介质层；321、第一凹槽；322、第二凹槽；330、第三介质层；331、第一窗口；332、第二窗口；400、掩膜层；500、层间介质层；600、接触柱；b1、第一区域；b2、第二区域；c、外围区域；c1、第一凹槽底部宽度；c2、第二凹槽底部宽度；d1、宽线的线宽；d2、窄线的线宽。
具体实施方式
56.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
57.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
58.在传统技术中，如图1a和图1b所示，半导体结构中铺设的引线210＇通常为等宽条状，接触柱600＇穿透层间介质层与引线210＇的末端接触以实现器件的电连接。随着集成度的提高，引线210＇的宽度越来越小以适应集成度的要求。然而，随着引线210＇宽度的减小，接触柱600＇与引线210＇之间的接触面积减小，导致接触柱600＇与引线210＇之间的接触电阻增大，减弱器件的电性性能。同时，接触柱600＇是在引线210＇上方开设接触孔并对接触孔填充导电材料所形成，当引线210＇的宽度过小时，接触孔开设的宽度大于引线210＇的宽度，在开设接触孔的过程中，超出引线210＇的接触孔部分因为未受到引线210＇的阻挡，容易导致
接触孔过度刻蚀而延伸至引线下方的导电区域110＇处，此时，接触柱600＇将会与引线210＇下方的导电区域110＇形成短路而使器件失效。
59.为解决上述技术问题，本技术提出一种半导体结构引线的制备方法，如图2所示，半导体结构引线的制备方法至少包括以下几个步骤：
60.步骤s100：提供覆有导电层的基底，所述基底具有侧面相接的第一区域和第二区域。
61.如图3a至图3c所示，提供基底100，基底100具有工作区域，工作区域分为侧面相接的第一区域b1和第二区域b2，即第一区域b1和第二区域b2相接且并列设置于同一平面。导电层200覆盖于基底100上，即导电层200覆盖上述第一区域100和第二区域200。
62.需要说明的是，基底100内部形成有有源区，有源区需通过引线接入电信号，其中，基底100的具体结构在此不做限定。
63.步骤s200：在所述导电层上依次形成叠设的第二介质层、第一介质层和掩膜层，所述第一介质层呈条状，所述第一介质层和所述第二介质层自所述第二区域延伸至所述第一区域内，所述掩膜层覆盖所述第一区域并暴露出所述第二区域。
64.继续参见图3a至图3c所示，在导电层200上依次形成叠设的第二介质层320、第一介质层310和掩膜层400。其中，第二介质层320覆盖整个导电层200，而第一介质层310呈条状，具体可为等宽条状，即第一介质层310仅覆盖部分第二介质层320并暴露出部分第二介质层320。第一介质层310和第二介质层320均位于第二区域b2内并自第二区域b2延伸至第一区域b1，掩膜层400覆盖第一区域b1并暴露出第二区域b2，其中，未形成有掩膜层400的第二区域b2的侧剖图如图3b所示，形成有掩膜层400的第一区域b1的侧剖图如图3c所示。
65.在一实施例中，在第二介质层320和导电层200之间，还可根据需要设置更多的介质层，例如图3b或图3c所示，在第二介质层320下方还设置有第三介质层330。
66.步骤s300：第一次刻蚀所述第二介质层。
67.继续参见图4a至图4c所示，第一次刻蚀第二介质层320。可以理解的，第一次刻蚀第二介质层320，是对暴露的第二介质层320进行第一次刻蚀，此时，由于第一区域b1受掩膜层400保护，因此，第一区域b1内的第二介质层320不受第一次刻蚀的影响，第一次刻蚀仅会刻蚀第二区域b2中暴露的第二介质层320。
68.在一实施例中，经过步骤s300的第一次刻蚀后，第二区域b2内暴露的第二介质层320可全部被刻蚀掉。在另一实施例中，由于在后续工艺中还会对暴露的第二介质层320进行第二次刻蚀，因此在步骤s300的第一次刻蚀中，可以仅刻蚀第二区域b2暴露的第二介质层320的顶部部分而保留其底部部分，即只要刻蚀掉第二区域b2中部分暴露的第二介质层320，在后续对暴露的第二介质层320进行第二次刻蚀时，再一并将第二区域b2剩余的暴露的第二介质层320刻蚀掉，由此可以节省刻蚀成本。如图4a至图4c所示为第二区域b2中的仅部分暴露的第二介质层320被刻蚀掉的示意图，其中，图4b为未形成有掩膜层400的第二区域b2的侧剖图，图4c为形成有掩膜层400的第一区域b1的侧剖图。
69.步骤s400：去除所述第一区域上的所述掩膜层，暴露出所述第一区域。
70.如图5a至图5c所示，去除第一区域b1内的掩膜层400，暴露出第一区域b1，即暴露出第一区域内的第一介质层310和第二介质层320，其中，图5b为第二区域b2的侧剖图，图5c为第一区域b1的侧剖图，此时，第一区域b1内暴露的第二介质层320的高度高于第二区域b2
内暴露的第二介质层320的高度。
71.在一实施例中，上述基底100还具有外围区域c，外围区域c位于第一区域b1背离第二区域b2的一侧，掩膜层400除了覆盖第一区域b1外，还覆盖外围区域c以对外围区域c进行保护。
72.此时，步骤s400具体包括：对所述掩膜层400进行各向同性刻蚀，去除所述第一区域b1上的掩膜层400并保留所述外围区域c上的掩膜层400，暴露出所述第一区域b1。
73.继续参见图5a至图5c，对掩膜层400进行各向同性刻蚀，根据各向同性刻蚀的性质，掩膜层400顶部和侧面均会被刻蚀，使得掩膜层400厚度减小并且覆盖区域自侧面向中间缩小，由此通过各向同性刻蚀，可以刻蚀掉覆盖于第一区域b1处的掩膜层400而保留外围区域c处的掩膜层400，通过剩余的掩膜层400可以继续对外围区域c进行保护。具体的，上述各向同性刻蚀为各向同性干法刻蚀。
74.步骤s500：第二次刻蚀所述第二介质层，分别在所述第一区域和所述第二区域形成暴露出所述导电层的第一窗口和第二窗口，且所述第一窗口底部宽度小于所述第二窗口底部宽度。
75.可以理解的，第二次刻蚀第二介质层320，是对暴露的第二介质层320进行第二次刻蚀，分别在第一区域b1和第二区别形成暴露出导电层200的第一窗口和第二窗口。
76.此时，若步骤s300的第一次刻蚀已经将第二区域b2中暴露的第二介质层320全部刻蚀掉，则在本步骤中的第二次刻蚀只针对第一区域b1中的暴露的第二介质层320。若经过步骤s300的第一次刻蚀之后，第二区域b2还剩余有暴露的第二介质层320，则该步骤的第二次刻蚀会将第二区域b2暴露的剩余的第二介质层320和第一区域b1暴露的第二介质层320全部去除，形成暴露出导电层200的窗口。
77.在一实施例中，在导电层200与第二介质层320之间还形成有第三介质层330，此时，步骤s500包括：
78.步骤s510：第二次刻蚀所述第二介质层，分别在所述第一区域和所述第二区域形成暴露出所述第三介质层的第一凹槽和第二凹槽，且所述第一凹槽的底部宽度小于所述第二凹槽的底部宽度。
79.如图6a至图6c所示，对暴露的第二介质层320进行第二次刻蚀，分别在第一区域b1和第二区域b2形成暴露出第三介质层330的第一凹槽321和第二凹槽322，且第一区域b1的第一凹槽321的底部宽度c1小于第二区域b2的第二凹槽322的底部宽度c2，即在第一区域b1通过第一凹槽321暴露出来的第三介质层330的宽度小于在第二区域b2通过第二凹槽322暴露出来的第三介质层330的宽度。
80.在一实施例中，在步骤s300中，第一次刻蚀第二介质层320，具体包括，对暴露的第二介质层320进行垂直方向的刻蚀，第二凹槽322的侧剖面至少顶部部分呈矩形，而在步骤s500中，第二次刻蚀第二介质层320，包括，对暴露的第二介质层320进行倾斜方向的刻蚀，第一凹槽321的侧剖面呈倒梯形，即第一凹槽321顶部宽度大于底部宽度。
81.具体的，当步骤s300中的第一次刻蚀将第二区域b2暴露的第二介质层320全部刻蚀掉时，在步骤s300中便能形成第二凹槽322，此时，第二凹槽322的侧剖面呈矩形，即第二凹槽322顶部宽度与底部宽度相同；当经步骤s300中的第一次刻蚀后，第二区域b2内还剩余暴露的第二介质层320，即第二区域b2内暴露的第二介质层320经过第一次刻蚀和第二次刻
蚀，此时，第二凹槽322在步骤s500中形成，且经过第二次刻蚀所形成的第二凹槽322的底部侧壁也可能会存在较小的倾斜。无论上述何种情形，都能保证第一凹槽321的底部宽度c1小于第二凹槽322的底部宽度c2。
82.在另一实施例中，步骤s300中的第一次刻蚀和步骤s500中的第二次刻蚀均能使用倾斜刻蚀，只要保证第一次刻蚀的倾斜程度比第二次刻蚀的倾斜程度更加陡峭，也能实现第一凹槽321的底部宽度小于第二凹槽322的底部宽度。
83.步骤s520：对暴露的所述第三介质层进行垂直方向的各向异性干法刻蚀，分别在所述第一区域和所述第二区域形成暴露出所述导电层的第一窗口和第二窗口。
84.如图7a至图7c所示，对暴露的第三介质层330进行垂直方向的各向异性干法刻蚀，分别加深第一凹槽321和第二凹槽322的深度，在第一区域b1和第二区域b2形成暴露出导电层200的第一窗口331和第二窗口332。
85.步骤s600：刻蚀暴露的导电层，形成引线，所述引线包括位于第一区域上的宽线和位于所述第二区域上的窄线，所述宽线的线宽大于所述窄线的线宽。
86.如图8a、图8b和图8c所示，去除暴露的导电层200，剩余的导电层200则形成铺设的引线210。
87.在上述步骤中，分别通过步骤s300和步骤s500对第二区域b2和第一区域b1内暴露的第二介质层320分开刻蚀，并通过在两次刻蚀过程中控制刻蚀条件，可以分别控制第一区域b1暴露出导电层200的第一窗口331和第二区域b2内暴露出导电层200的第二窗口332的形貌，使得第一窗口331的底部宽度小于第二窗口332的底部宽度，从而使得第一区域b1内被刻蚀掉的导电层200的宽度小于第二区域b2内被刻蚀的导电层200的宽度，未被刻蚀掉的导电层则形成引线。结合图9a所示，在第一区域b1内形成宽线211，在第二区域b2内形成窄线212，宽线211的线宽d1大于窄线212的线宽d2。此时，如图9b所示，宽线211可以用于与接触柱600接触，从而增大引线210与接触柱600的接触面积，减小引线210与接触柱600之间的接触电阻。并且，宽线211的宽度较宽，可以避免接触柱600延伸至引线210下方的基底100内而与引线210下方的导电区域110形成短路。
88.在一实施例中，在步骤s600之后，还包括：
89.步骤s700：在所述第一区域上方形成与所述宽线接触的接触柱。
90.如图9b所示，在引线210上方形成层间介质层500，在第一区域b1上方形成穿透层间介质层500并与宽度接触的接触柱600，此时，引线210与接触柱600的接触面积较大，引线210与接触柱600之间的接触电阻较小。并且，宽线211的宽度较宽，可以避免接触柱600延伸至引线210下方的基底100内而与引线210下方的导电区域110形成短路。
91.在一实施例中，在基底100内形成源区和漏区，上述引线210的窄线212与源区或漏区电连接。具体的，上述半导体结构可为动态随机存取存储器(dram)，进一步的，上述引线210可为dram的位线。当然，上述引线210还可以是金属线或者其他任何为半导体结构提高电连接的布线。
92.其中，上述第一介质层310、第二介质层320、第三介质层330和掩膜层400的刻蚀速率不同，具体的，第一介质层310可包括氧化硅层，第二介质层320可包括氮氧化硅层，第三介质层330可包括无定型碳层。具体的，上述导电层200为金属层，形成的引线210为金属引线210。需要说明的，关于各层材料的选择，并不限定为上述所列举的材料，也可以是其他材
料，只要满足各层刻蚀速率不同即可。
93.上述半导体结构引线的制备方法，在原有工艺的基础上，不需要改变第一介质层条状的尺寸，通过在第一区域覆盖掩膜层，分两次刻蚀第二介质层，通过两次不同的刻蚀工艺，在第一区域和第二区域内形成不同形貌的窗口，使得第一区域内和第二区域内暴露的导电层的宽度不同，第一区域内暴露的导电层的宽度小于第二区域内暴露的导电层的宽度。对暴露的导电层进行刻蚀后，第一区域内被刻蚀的导电层的宽度小于第二区域内被刻蚀的导电层的宽度，第一区域内未被刻蚀的导电层的宽度大于第二区域内未被刻蚀的导电层的宽度，而未被刻蚀的导电层则形成引线。通过上述制备方法得到的引线具有位于第一区域的宽线和位于第二区域的窄线，第二区域的窄线仍满足高集成度的要求，而第一区域的引线则可以用于与接触柱接触，由此减小引线与接触柱之间的接触电阻，并防止接触柱延伸至引线下方而造成短路。
94.本技术还涉及一种半导体结构，如图9a和图9b所示，该半导体结构包括：
95.基底100；
96.引线210，形成于基底100上，且引线210宽线211和窄线212，宽线211的线宽大于窄线212的线宽；
97.层间介质层500，覆盖引线210；
98.接触柱600，穿透层间介质层500并与宽线211接触。
99.上述半导体结构，其铺设的引线210具有宽度相对较窄的窄线212和宽度相对较宽的宽线211，窄线212仍然满足高集成度的要求，而宽线211则与接触柱600接触，由此可以减小接触电阻，并防止接触柱600延伸至引线210下方而造成短路。
100.其中，宽线211位于引线210的末端，即接触柱600与引线210末端接触。进一步的，基底100内形成有源区和漏区，窄线212与源区或漏区电连接。具体的，上述半导体结构可为动态随机存取存储器(dram)，上述引线210可为dram的位线。当然，上述引线210还可以是金属线或者其他任何为半导体结构提高电连接的布线。
101.以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。