一种晶圆封装方法以及封装结构与流程

1.本发明涉及半导体技术领域，尤其涉及一种晶圆封装方法以及封装结构。


背景技术：

2.系统级封装sip(system in package)能够将多个不同功能的有源元件，以及无源元件、微机电系统(mems)、光学元件等其他元件，组合到一个单元中，形成一个可提供多种功能的系统或子系统，允许异质ic集成。有效解决了soc(系统级芯片)不能集成模拟、射频和数字功能。系统级封装sip集成相对简单，设计周期和面市周期更短，成本较低，可以实现更复杂的系统。
3.晶圆级系统封装主要包括物理连接和电性连接这两个重要工艺。比如：采用键合工艺实现待集成芯片与晶圆之间的物理连接，通过电镀技术实现半导体器件之间的电性连接，通过硅通孔(through
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siliconvia，tsv)和电镀技术实现待集成芯片与其他电路之间的电性连接，封装方法较为复杂；而且所述待集成芯片在封装结构的使用过程中容易受到外界磁场的影响，从而造成性能不够稳定的问题，因此在封装制程中，通常通过在封装结构中设置屏蔽结构以减小外界磁场的干扰，然而带有屏蔽功能的封装结构存在体积和厚度较大的问题。


技术实现要素：

4.本发明的目的在于提供一种晶圆封装方法以及封装结构，能够简化封装工艺，并减小所形成封装结构的体积和厚度。
5.为了实现上述目的，本发明提供一种晶圆封装方法，包括：
6.提供器件晶圆，所述器件晶圆中形成多个第一芯片，所述第一芯片上形成第一电极；
7.在所述器件晶圆上形成第一介质层和第一导电凸块，所述第一介质层和所述第一导电凸块远离所述第一芯片的一侧表面齐平；
8.提供多个第二芯片，所述第二芯片上形成第二电极；
9.在所述第二芯片上形成第二介质层和第二导电凸块，所述第二介质层和所述第二导电凸块远离所述第二芯片的一侧表面齐平；
10.将所述第二介质层与所述第一介质层键合，且同时所述第二导电凸块与所述第一导电凸块对齐键合，使所述第二芯片键合在所述器件晶圆上；
11.在所述第一介质层、所述第二芯片以及所述第二芯片露出的所述第二介质层、所述第二电极、所述第二导电凸块上保形覆盖绝缘层；
12.在所述绝缘层上保形覆盖屏蔽层；
13.在所述屏蔽层上形成封装层。
14.本发明还提供一种晶圆封装结构，包括：
15.器件晶圆，所述器件晶圆中形成有多个第一芯片，所述第一芯片的表面形成有第
一电极；
16.第一导电凸块，设在所述第一电极上；
17.第一介质层，形成在所述第一芯片上，所述第一介质层远离所述第一芯片的一侧表面与所述第一导电凸块远离所述第一芯片的一侧表面齐平；
18.第二芯片，所述第二芯片上形成有第二电极；
19.第二导电凸块，所述第二导电凸块设在所述第二电极上，且所述第二导电凸块与所述第一导电凸块键合；
20.第二介质层，设置于所述第二芯片上，所述第二介质层远离所述第二芯片的一侧表面与所述第二导电凸块远离所述第二芯片的一侧表面齐平，且所述第二介质层远离所述第二芯片的一侧表面与所述第一介质层远离所述第一芯片的一侧表面键合；
21.绝缘层，保形覆盖所述第一介质层、所述第二芯片以及所述第二芯片露出的所述第二介质层、所述第二电极、所述第二导电凸块上；
22.屏蔽层，保形覆盖所述绝缘层上；
23.封装层，位于所述屏蔽层上；
24.通孔互连结构，位于所述器件晶圆内，且与所述第一芯片连接。
25.本发明的有益效果在于：
26.通过在器件晶圆上形成露出第一电极的第一介质层和暴露出第一电极的凹槽，通过电镀工艺在暴露出第一电极的凹槽内形成与第一介质层齐平的第一导电凸块，在第二芯片上形成露出第二电极的第二介质层和暴露出第二电极的凹槽，通过电镀工艺在暴露出第二电极的凹槽内形成与第二介质层齐平的第二导电凸块，将第二介质层远离第二芯片的一侧表面与第一介质层远离第一芯片的一侧表面热压熔融键合，第二导电凸块与所述第一导电凸块热压熔融键合，第二导电凸块和第一导电凸块相连接，第一芯片通过第一电极、第一导电凸块、第二导电凸块、第二电极与第二芯片电性连接，通孔互连结构位于器件晶圆内且与第一芯片电连接，从而通过通孔互连结构实现第一芯片、第二芯片与其他电路的电性连接，简化了封装方法，且有利于减小所形成封装结构的体积。
27.进一步地，绝缘层保形覆盖在第一介质层、第二芯片以及第二芯片露出的第二介质层、第二电极、第二导电凸块上，绝缘层具有良好的工艺兼容性，绝缘效果好，而且简化了封装方法，且有利于减小所形成封装结构的体积。
28.进一步地，屏蔽层保形覆盖在绝缘层上，用于减小高频电磁场的影响，使干扰场在屏蔽层内形成涡流，从而削弱干扰场在集成电路位置处的场强，达到了屏蔽的效果，而且简化了封装方法，且有利于减小所形成封装结构的体积。
附图说明
29.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
30.图1
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图13为本发明实施例所提供的一种晶圆级封装方法中不同步骤对应的结构示意图。
31.附图标记：100
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器件晶圆；101
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第一芯片；102
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第一电极；103
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第一介质层；104
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第一导电凸块；200
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承载衬底；201
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粘合层；202
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第二芯片；203
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第二电极；204
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第二介质层；205
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第二导电凸块；301
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绝缘层；302
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屏蔽层；303
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封装层；304
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通孔互连结构。
具体实施方式
32.以下结合附图和具体实施例对本发明的一种晶圆封装方法以及封装结构作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
33.在说明书和权利要求书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
34.实施例1
35.本实施例1提供了一种晶圆封装方法，包括以下步骤：
36.s01：提供器件晶圆，所述器件晶圆中形成多个第一芯片，所述第一芯片上形成第一电极；
37.s02：在所述器件晶圆上形成第一介质层和第一导电凸块，所述第一介质层和所述第一导电凸块远离所述第一芯片的一侧表面齐平；
38.s03：提供多个第二芯片，所述第二芯片上形成第二电极；
39.s04：在所述第二芯片上形成第二介质层和第二导电凸块，所述第二介质层和所述第二导电凸块远离所述第二芯片的一侧表面齐平；
40.s05：将所述第二介质层与所述第一介质层键合，且所述第二导电凸块与所述第一导电凸块对齐键合，使所述第二芯片键合在所述器件晶圆上；
41.s06：在所述第一介质层、所述第二芯片以及所述第二芯片露出的所述第二介质层、所述第二电极、所述第二导电凸块上保形覆盖绝缘层；
42.s07：在所述绝缘层上保形覆盖屏蔽层；
43.s08：在所述屏蔽层上形成封装层；
44.s09：对所述器件晶圆进行减薄处理，在减薄后的所述器件晶圆中形成通孔互连结构。
45.需要说明的是，步骤s0n不代表先后顺序。
46.图1至图13是本实施例一种晶圆封装方法各步骤对应的结构示意图。下面请参考图1至图13对一种晶圆封装方法进行阐述。
47.参考图1，执行步骤s01，提供器件晶圆100，所述器件晶圆100中形成多个第一芯片
101，所述第一芯片101上形成第一电极102；
48.器件晶圆100的材质可以为以下所提到的材料中的至少一种：硅(si)、锗(ge)、锗硅(sige)、碳硅(sic)、碳锗硅(sigec)、砷化铟(inas)、砷化镓(gaas)、磷化铟(inp)或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等，或者为介质体上硅(soi)、介质体上层叠硅(ssoi)、介质体上层叠锗化硅(s
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sigeoi)、介质体上锗化硅(sigeoi)以及介质体上锗(geoi)，或者还可以为双面抛光硅片(double side polished wafers，dsp)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等。本实施例中器件晶圆100为单晶硅。
49.本实施例中，形成于所述器件晶圆100中的多个第一芯片101可以为同一类型或不同类型的芯片。需要说明的是，所述器件晶圆100可以采用集成电路制作技术所制成，例如在衬底上通过沉积、刻蚀等工艺形成n型金属氧化物半导体(n
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metal
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oxide
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semiconductor，nmos)器件和p型金属氧化物半导体(p
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metal
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oxide
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semiconductor，pmos)器件等器件，在所述器件上形成介质层、金属互连结构以及与所述金属互连结电连接的焊盘(pad)等结构，从而使所述器件晶圆100中形成有多个第一芯片101。需要说明的是，本实施例中以器件晶圆100中形成有三个第一芯片101为例进行说明，但所述第一芯片101的数量不仅限于三个。
50.本实施例中，所述第一电极102位于所述第一芯片101的端部，所述第一芯片101用于与半导体器件连接，所述第一电极102可以使用本领域技术任意熟知的任意合适的导电材料，其中，导电材料可以为具有导电性能的金属材料，例如，由钼(mo)、铝(al)、铜(cu)、钨(w)、钽(ta)、铂(pt)、钌(ru)、铑(rh)、铱(ir)、铬(cr)、钛(ti)、金(au)、锇(os)、铼(re)、钯(pd)等金属中一种制成或由上述金属形成的叠层制成。可以通过磁控溅射、蒸镀等物理气相沉积或者化学气相沉积方法形成第一电极102。
51.参考图2和图3，执行步骤s02，在所述器件晶圆100上形成第一介质层103和第一导电凸块104，所述第一介质层103和所述第一导电凸块104远离所述第一芯片101的一侧表面齐平；
52.本实施例中，先在第一芯片101上沉积一层介质层，通过干法刻蚀工艺刻蚀介质层，形成暴露出第一电极102的凹槽，然后通过电镀工艺或者沉积工艺在凹槽内形成一层金属层，金属层填充凹槽，然后通过干法刻蚀或者研磨工艺对多余的金属层进行刻蚀或研磨形成第一导电凸块104，本实施例中，优选的，通过电镀形成金属层，通过刻蚀金属层形成第一导电凸块104。
53.本实施例中，所述第一介质层103全面覆盖所述器件晶圆100上并露出所述第一电极102，有利于减小形成所述第一介质层103的工艺难度，且能减少工艺时间，且所述第一介质层103具有绝缘特性，还用于实现所述第一导电凸块104与其他部件的绝缘，所述第一介质层103的材料包括二氧化硅、氮化硅、氧化铝和氮化铝中的至少一种，但不限于以上材料，优选的，本实施例中，第一介质层103采用二氧化硅制成。
54.本实施例中，所述第一导电凸块104的材料由铜、镍、锌、锡、银、金、钨和镁中的一种或多种制成，优选的，本实施例中，所述第一导电凸块104由金属铜制成。
55.在本发明的其它实施例中，在所述器件晶圆100上形成露出所述第一电极102的第一介质层103和在所述第一电极102上形成所述第一导电凸块104的顺序不分先后，优选的，本实施例中，首先，在所述器件晶圆100上形成露出所述第一电极102的第一介质层103，然
后，在所述第一电极102上形成与所述第一介质层103齐平的第一导电凸块104。
56.具体地，先在第一芯片101上沉积一层介质层，通过干法刻蚀工艺刻蚀介质层，形成暴露出第一电极102的凹槽，并形成第一介质层103，然后通过电镀工艺填充凹槽形成第一导电凸块104，之后通过研磨工艺使第一介质层103和第一导电凸块104的表面齐平。在其他实施例中，也可以采用沉积工艺、刻蚀工艺形成第一导电凸块104。
57.参考图4，执行步骤s03，提供多个第二芯片202，所述第二芯片202上形成第二电极203；
58.本实施例中，在所述第二芯片202上形成所述第二电极203之前，将多个所述第二芯片202临时键合在所述承载衬底200上，所述第二芯片202与所述承载衬底200之间形成有粘合层201，所述承载衬底200的材质与所述器件晶圆100的材质相同，此处不在赘述，可以通过化学沉积的方法在承载衬底200上形成粘合层201，如图4所示，所述粘合层201的材质与所述承载衬底200的材质相同，本实施例中，所述承载衬底200和所述粘合层201的材质为二氧化硅；
59.本实施例中，多个所述第二芯片202临时键合在所述承载衬底200上，承载衬底200为多个第二芯片202提供支撑力，所述第二芯片202可以采用集成电路制作技术所制成，所述第二芯片202可以为具有不同功能的有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种，具体地，所述第二芯片202可以为存储芯片、通讯芯片、处理器或逻辑芯片，在其他实施例中，还可以根据实际工艺需求，选取其他功能的芯片。本实施例中以承载衬底200上形成有三个第二芯片202为例进行说明，但所述第二芯片202的数量不仅限于三个。
60.本实施例中，所述第二电极203位于所述第二芯片202的端部，所述第二电极203用于与半导体器件连接，所述第二电极203可以使用本领域技术任意熟知的任意合适的导电材料，所述第二电极203与所述第一电极102所使用的材质和形成方法相同，此处不在赘述。
61.参考图5和图6，执行步骤s04，在所述第二芯片202上形成第二介质层204和第二导电凸块205，所述第二介质层204和所述第二导电凸块205远离所述第二芯片202的一侧表面齐平；
62.本实施例中，先在第二芯片202上沉积一层介质层，通过干法刻蚀工艺刻蚀介质层，形成暴露出第二电极203的凹槽，然后通过沉积工艺形成一层金属层，金属层填充凹槽，然后通过干法刻蚀工艺对多余的介质层及金属层进行刻蚀，并通过研磨工艺形成表面齐平的第二介质层204和第二导电凸块205。
63.本实施例中，所述第二介质层204覆盖所述第二芯片202并露出所述第二电极203，有利于减小形成所述第二介质层204的工艺难度，且能减少工艺时间，且所述第二介质层204具有绝缘特性，还用于实现所述第二导电凸块205与其他部件的绝缘，所述第二介质层204的材料与所述第一介质层103的材料相同，此处不在赘述，优选的，本实施例中，第二介质层204采用二氧化硅制成。
64.本实施例中，所述第二导电凸块205的材料与所述第一导电凸块104的材料相同，此处不在赘述，本实施例中，优选的，所述第二导电凸块205通过电镀工艺形成在所述第二电极203上，所述第二导电凸块205由金属铜制成。
65.在本发明的其它实施例中，在所述第二芯片202上形成露出所述第二电极203的第
二介质层204和在所述第二电极203上形成第二导电凸块205的顺序不分先后，优选的，本实施例中，首先，在所述第二芯片202上形成露出所述第二电极203的第二介质层204，然后，在所述第二电极203上形成与所述第二介质层204齐平的第二导电凸块205。
66.参考图7，执行步骤s05，将所述第二介质层204与所述第一介质层103键合，且所述第二导电凸块205与所述第一导电凸块104对齐键合，使所述第二芯片202键合在所述器件晶圆100上；
67.本实施例中，第二介质层204与第一介质层103对准键合，第二导电凸块205和第一导电凸块104对齐键合，通过热压熔融键合的方式实现所述第二介质层204与所述第一介质层103的键合，所述第二导电凸块205和所述第一导电凸块104的键合，所述第二导电凸块205和所述第一导电凸块104相连接，所述第一导电凸块104与第一电极102相接触，所述第二导电凸块205与第二电极203相接触，因此，所述第一电极102和第二电极203电性连接，从而实现了所述第一芯片101和第二芯片202之间的电性连接。
68.参考图8和图9，执行步骤s06，在所述第一介质层103、所述第二芯片202以及所述第二芯片202露出的所述第二介质层204、所述第二电极203、所述第二导电凸块205上保形覆盖绝缘层301；
69.本实施例中，如图8所示，在所述第一介质层103、所述第二芯片202以及所述第二芯片202露出的所述第二介质层204、所述第二电极203、所述第二导电凸块205上保形覆盖绝缘层301之前，先去除所述承载衬底200，本实施例中通过腐蚀粘合层201的方式剥离所述承载衬底200。在本发明的其他实施例中可以采用其他方式将所述承载衬底200去除，例如刻蚀或机械研磨等方式。
70.本实施例中，如图9所示，所述绝缘层301的材料为氮化硅或氮氧化硅，这些材料为半导体制造工艺中常用的绝缘材料，具有良好的工艺兼容性；优选的，本实施例中，所述绝缘层301的材料为氮化硅；需要说明的是，所述绝缘层301的厚度不宜过小，也不宜过大，如果所述绝缘层301的厚度过大，容易增大所形成封装结构的厚度和体积；如果所述绝缘层301的厚度过小，则容易影响所述绝缘层301的绝缘效果，优选的，本实施例中，所述绝缘层301的厚度在0.05～5微米的范围内。
71.参考图10，执行步骤s07，在所述绝缘层301上保形覆盖屏蔽层302；
72.本实施例中，所述屏蔽层302的材料为钼、钨、铝、铜、钽、铂、钌、铑、铱、铬或钛中的任意一种或上述金属形成的叠层，可以为电磁屏蔽层，用于减小高频电磁场的影响，使干扰场在所述屏蔽层302内形成涡流，从而削弱干扰场在集成电路位置处的场强，达到了屏蔽的效果，优选的，本实施例中，所述屏蔽层302的材料为钼；需要说明的是，所述屏蔽层302的厚度不宜过小，也不宜过大，如果所述屏蔽层302的厚度过大，容易增大所形成封装结构的厚度和体积；如果所述屏蔽层302的厚度过小，则容易影响所述屏蔽层302的屏蔽效果，优选的，本实施例中，所述屏蔽层302的厚度在0.1～10微米的范围内。
73.参考图11，执行步骤s08，在所述屏蔽层302上形成封装层303；
74.本实施例中，所述封装层303的材料为无机介电材料或有机固化膜，所述封装层303能够起到绝缘、密封以及防潮的作用，可以减小所述第二芯片202受损、被污染或被氧化的概率，进而有利于优化所获得封装结构的性能，优选的，本实施例中，所述封装层303的材料为无机介电材料，需要说明的是，所述封装层303的厚度不宜过小，也不宜过大，如果所述
封装层303的厚度过大，容易增大所形成封装结构的厚度和体积；如果所述封装层303的厚度过小，则容易影响所述封装层303的封装效果，优选的，本实施例中，所述封盖层的厚度为5～50微米。
75.参考图12和图13，执行步骤s09，对所述器件晶圆100进行减薄处理，在减薄后的所述器件晶圆100中形成通孔互连结构304；
76.本实施例中，以减小所述器件晶圆100的厚度，从而改善所述器件晶圆100的散热效果，且有利于减小形成所述通孔互连结构304的难度以及减小封装后封装结构的整体厚度，进而提高所述封装结构的性能，通过刻蚀器件晶圆100的方式减薄所述器件晶圆100，在本发明的其他实施例中可以采用其他方式将所述器件晶圆100减薄，例如腐蚀或机械研磨等方式；
77.本实施例中，可以通过硅通孔技术形成所述通孔互连结构304，通孔互连结构304位于所述器件晶圆100内且与所述第一芯片101电连接，通过所述通孔互连结构304实现所述第一芯片101与其他电路的电性连接，由于第一芯片101通过第一电极102、第一导电凸块103、第二导电凸块205、第二电极203与第二芯片202电连接，因此第二芯片202通过所述通孔互连结构304实现所述第二芯片202与其他电路的电性连接，也就是说，无需另外形成与所述第二芯片202电连接的连接结构，因此简化了封装方法，且有利于减小所形成封装结构的体积。在其他实施例中，还可以通过其他工艺形成所述通孔互连结构304，所述通孔互连结构304的材料钼、钨、铝、铜、钽、铂、钌、铑、铱、铬或钛中的任意一种或上述金属形成的叠层，优选的，本实施例中，所述通孔互连结构304为铜。
78.实施例2
79.本实施例提供了一种晶圆封装结构，图13示出了实施例2的一种晶圆封装结构的剖面结构示意图，请参考图13，所述晶圆封装结构，包括：
80.器件晶圆100，所述器件晶圆100中形成有多个第一芯片101，所述第一芯片101的表面形成有第一电极102；
81.第一导电凸块104，设在所述第一电极102上；
82.第一介质层103，形成在所述第一芯片101上，所述第一介质层103远离所述第一芯片101的一侧表面与所述第一导电凸块104远离所述第一芯片101的一侧表面齐平；
83.第二芯片202，所述第二芯片202上形成有第二电极203；
84.第二导电凸块205，所述第二导电凸块205设在所述第二电极203上，且所述第二导电凸块205与所述第一导电凸块104键合；
85.第二介质层204，设置于所述第二芯片202上，所述第二介质层204远离所述第二芯片202的一侧表面与所述第二导电凸块205远离所述第二芯片202的一侧表面齐平，且所述第二介质层204远离所述第二芯片202的一侧表面与所述第一介质层102远离所述第一芯片101的一侧表面键合；
86.绝缘层301，保形覆盖所述第一介质层103、所述第二芯片202以及所述第二芯片202露出的所述第二介质层204、所述第二电极203、所述第二导电凸块205上；
87.屏蔽层302，保形覆盖所述绝缘层301上；
88.封装层303，位于所述屏蔽层302上；
89.通孔互连结构304，位于所述器件晶圆100内，且与所述第一芯片101连接。
90.本实施例中，在器件晶圆100上形成露出第一电极102的第一介质层103和暴露出第一电极102的凹槽，通过电镀工艺在暴露出第一电极102的凹槽内形成与第一介质层103齐平的第一导电凸块104，在第二芯片202上形成露出第二电极203的第二介质层204和暴露出第二电极203的凹槽，通过电镀工艺在暴露出第二电极203的凹槽内形成与第二介质层204齐平的第二导电凸块205，将第二介质层204远离第二芯片202的一侧表面与第一介质层103远离第一芯片101的一侧表面热压熔融键合，第二导电凸块205与所述第一导电凸块104热压熔融键合，第二导电凸块205和第一导电凸块104相连接，第一芯片101通过第一电极102、第一导电凸块104、第二导电凸块205、第二电极203与第二芯片202电性连接，通孔互连结构304位于所述器件晶圆100内且与所述第一芯片101电连接，从而通过所述通孔互连结构304实现所述第一芯片101、第二芯片202与其他电路的电性连接，简化了封装方法，且有利于减小所形成封装结构的体积。
91.本实施例中，绝缘层301保形覆盖在所述第一介质层103、所述第二芯片202以及所述第二芯片202露出的所述第二介质层204、所述第二电极203、所述第二导电凸块205上，绝缘层301具有良好的工艺兼容性，绝缘效果好，而且简化了封装方法，且有利于减小所形成封装结构的体积。
92.本实施例中，屏蔽层302保形覆盖在绝缘层301上，用于减小高频电磁场的影响，使干扰场在所述屏蔽层302内形成涡流，从而削弱干扰场在集成电路位置处的场强，达到了屏蔽的效果，而且简化了封装方法，且有利于减小所形成封装结构的体积。
93.需要说明的是，本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
94.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。