半导体器件结构的制作方法

1.本发明涉及半导体集成电路制造领域，特别是涉及一种半导体器件结构。


背景技术：

2.在现代生活中，电能是一种经济实用且清洁可控的能源。对于电能的传输和转换，功率器件正扮演着越来越重要的角色。其中，超结器件(super junction)突破了传统硅基高压器件中高耐压与低电阻不可兼得的限制，实现了同时具备高耐压和优异导通的器件特性，是一种极具应用前景的功率器件。
3.在制造超结器件过程中，采用交替p型和n型区实现电荷平衡，提高击穿电压同时获得更低导通电阻。在其制备过程中，往往需要进行沟槽刻蚀工艺，深沟槽工艺超结器件中，沟槽侧壁和底部会形成一个倾角，例如，后续形成的p型硅柱体会存在一个倾斜角度，造成器件电容的急剧变化，会引起电路系统的电磁振荡，给超结器件应用带来不利因素。
4.因此，有必要提出一种新的半导体器件结构，以解决上述问题。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构，解决现有技术中柱结构底部存在倾角造成器件电容的急剧变化，引起电路系统的电磁振荡等问题。
6.为实现上述目的及其它相关目的，本发明提供了一种半导体器件结构，所述半导体器件结构包括：
7.第一导电类型的半导体衬底；
8.所述第一导电类型的外延结构，所述外延结构形成于所述半导体衬底上，且所述外延结构包括至少两层外延单元层，所述外延单元层中的至少两层具有不同的掺杂浓度；
9.沟槽结构，形成于所述外延结构中；
10.第二导电类型的柱结构，所述柱结构形成于所述沟槽结构中。
11.可选地，半导体器件结构还包括：
12.体区，形成于所述外延结构内，且位于所述柱结构的顶部；
13.栅氧化层，位于所述外延结构上，且所述栅氧化层显露部分所述体区；
14.栅极层，位于所述栅氧化层的表面；
15.源区，位于所述体区内，且位于所述栅氧化层的侧部；
16.层间电介质层，位于栅极层的表面及侧壁，且显露部分所述源区；
17.正面金属电极，位于所述体区、所述源区及所述层间电介质层的表面；
18.背面金属电极，位于所述半导体衬底远离所述外延结构的一侧。
19.可选地，所述外延结构包括顶层结构层，所述体区形成于所述顶层结构层中。
20.可选地，所述半导体器件结构还包括引出接触区，所述引出接触区形成于所述体区中且与所述源区相邻接。
21.可选地，所述外延结构包括底层结构层，所述底层结构层形成于所述半导体衬底上，所述外延单元层形成于所述底层结构层上。
22.可选地，各所述外延单元层的浓度范围介于1.9e
15
～2.3e
15
cm-3
之间。
23.可选地，各层所述外延单元层的浓度自所述半导体衬底向上呈线性梯度变化。
24.可选地，各层所述外延单元层的浓度自所述半导体衬底向上呈等差数列递增。
25.可选地，所述沟槽结构的侧壁与底部之间的夹角的角度范围介于87
°-
90
°
之间。
26.可选地，所述沟槽结构的深度基于35μm-45μm之间，各所述外延单元层的厚度介于6μm-12μm之间。
27.如上所述，本发明提供一种半导体器件结构，在制备外延结构的过程中，制备出包括少两层外延单元层的外延结构，且外延单元层中的至少两层具有不同的掺杂浓度，通过上述设计，可以基于上述材料层的设置改变形成在外延结构中的沟槽结构的侧壁的形貌，从而可以使得在沟槽结构中形成的柱结构的形貌依据实际需求进行改进，其中，可以改变沟槽结构侧壁与底部之间的倾斜情况，即改变柱结构侧壁与底部之间的倾斜情况，进而可以改善由其引起的电容急剧变化的问题。
附图说明
28.图1显示为本发明实施例中提供的一种半导体器件结构的制备方法的流程图。
29.图2显示为本发明实施例中提供的半导体衬底的截面示意图。
30.图3显示为本发明实施例中形成底层结构层及外延单元层的截面示意图。
31.图4显示为本发明实施例中形成外延单元层及顶层结构层的截面示意图。
32.图5显示为本发明实施例中形成沟槽结构的截面示意图。
33.图6显示为本发明实施例中形成沟槽结构的另一截面示意图。
34.图7显示为本发明实施例中形成柱结构的截面示意图。
35.图8显示为本发明实施例中形成体区的截面示意图。
36.图9显示为本发明实施例中形成栅氧化层、栅极层、层间电介质层、源区、引出接触区、正面金属电极以及背面金属电极的截面示意图。
37.图10显示为本发明对比例中形成超结器件结构的截面示意图。
38.图11(a)和图11(b)显示为本发明示例与对比例中超结器件的电容随漏源电压变化的曲线图。
39.元件标号说明
40.101
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半导体衬底
41.102
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外延结构
42.103
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
底层结构层
43.104、105、106、107
ꢀꢀ
外延单元层
44.108
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
顶层结构层
45.109
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
沟槽结构
46.110
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
柱结构
47.111
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
体区
48.112
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
栅氧化层
49.113
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
栅极层
50.114
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
层间电介质层
51.115
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
源区
52.116
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
引出接触区
53.117
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
正面金属电极
54.118
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
背面金属电极
55.201
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体衬底
56.202
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
外延层
57.203
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
超结沟槽
58.204
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
柱结构
59.s1～s4
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
步骤
具体实施方式
60.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
61.如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
62.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
63.在本技术的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
64.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
65.实施例一：
66.如图1-9所示，本发明提供了一种半导体器件结构的制备方法，包括如下步骤：
67.提供第一导电类型的半导体衬底；
68.于所述半导体衬底上形成第一导电类型的外延结构，所述外延结构包括至少两层外延单元层，且所述外延单元层中的至少两层具有不同的掺杂浓度；
69.于所述外延结构中形成沟槽结构；
70.于所述沟槽结构中形成第二导电类型的柱结构。
71.本发明的半导体器件结构的制备方法可以依据上述顺序进行，当然，也可以依据本领域常规方法进行替换及改进，下面将结合附图详细说明本发明的半导体器件结构的制备。
72.如图1中的s1及图2所示，提供第一导电类型的半导体衬底101。图2是所述半导体衬底101的截面示意图。其中，所述第一导电类型可以为n型，也可以为p型，在本实施例中选择为n型，在一示例中，所述半导体衬底101为n型硅衬底。当然，在其他实施案例中，所述半导体衬底101也可以选为p型硅衬底或其他半导体衬底。另外，所述半导体衬底101可以为单层材料层结构，也可以为多层材料层构成的叠层结构，依据实际进行选择。
73.如图1中的s2及图3-4所示，于所述半导体衬底101上形成第一导电类型的外延结构102，所述外延结构包括至少两层外延单元层，例如可以是图4中的104、105、106、107，且所述外延单元层中的至少两层具有不同的掺杂浓度。本发明中，通过设置不同掺杂浓度的外延单元层以形成外延结构，可以基于上述材料层的设置改变后续形成在所述外延结构102中的沟槽结构的侧壁的形貌，从而可以使得在沟槽结构中形成的柱结构的形貌依据实际需求进行改进，例如，可以改变沟槽结构侧壁与底部之间的倾斜情况，即改变柱结构侧壁与底部之间的倾斜情况，进而可以通过改变沟槽结构及柱结构的形貌以改善由其引起的电容急剧变化的问题。在一示例中，其形成方式可以是如图3、4所示，在所述半导体衬底101上依次外延形成外延单元层104、外延单元层105、外延单元层106以及外延单元层107，可以采用外延生长形成各所述外延单元层。
74.作为示例，各所述外延单元层的浓度范围介于1.9e
15
～2.3e
15
cm-3
之间，具体可以依据实际进行选择，以适应超结器件制备中的需求，例如，可以选择为2.0e
15
cm-3
、2.1e
15
cm-3
、2.2e
15
cm-3
。其中，可以是在各所述外延单元层制备的同时进行掺杂，还可以是制备完一层外延单元层后进行掺杂，掺杂完成后再形成下一外延单元层。在满足两层所述外延单元层的掺杂浓度不同的情况下，其他所述外延单元层的掺杂浓度可以相同也可以不同。另外，所述外延单元层的材料包括但不限于硅，形成不同浓度的硅掺杂外延单元层，在本实施例中，各层所述外延单元层选择为n型，以构成n型所述外延结构102。作为示例，各所述外延单元层的厚度介于6μm-12μm之间，例如，可以是8μm或10μm。
75.作为示例，各层所述外延单元层的浓度自所述半导体衬底101向上呈线性梯度变化。例如，可以是自所述半导体衬底101向上依次递增或依次递减。通过各所述外延单元层的浓度变化的设置，可以使得后续形成的沟槽结构的侧壁发生变化，例如，在单一浓度的外延结构中形成沟槽结构一般会呈现倒梯形，通过上述设计，可以在保证沟槽结构侧壁平直的情况下减小沟槽结构侧壁与底部之间的夹角，如图9中α所示，甚至使得侧壁垂直于底部，从而可以改善由于倒梯形较倾斜的侧壁所造成的器件电容急剧变化的问题，缓解了由此而引起的电路系统的电磁振荡，进一步有利于超结器件的应用。在一示例中，设置各层所述外延单元层的浓度自所述半导体衬底101向上依次线性递增，可选设置为呈等差数列递增，基于线性递增的方式，可以得到基本垂直的沟槽结构，例如，所述沟槽结构的侧壁与底部之间的夹角的角度范围介于87
°-
90
°
之间，即图9中α介于87
°-
90
°
之间，其中，这里是指包括87
°
和90
°
，例如，角度可以是88
°
、88.5
°
或89
°
。
76.作为示例，形成所述外延结构102的步骤还包括：于最上层的所述外延单元层上形成顶层结构层108的步骤，进一步，后续形成的体区等结构可以形成在所述顶层结构层108
中。其中，所述顶层结构层108的材料可以与各所述外延单元层的材料一致，浓度可以依据器件需求设置，例如，可以依据器件需求调节掺杂浓度以防止所述体区111之间的短接。另外，在一可选示例中，形成所述外延结构102的步骤还包括：于所述半导体衬底101上形成底部结构层103的步骤，再在所述底部结构层103上形成各所述外延单元层，在进一步可选示例中，后续形成的沟槽结构的底部停止在所述底部结构层103中，即沟槽结构的底部高于所述底部结构层103的下表面且低于所述底部结构层103的上表面。其中，可以设置所述底部结构层103的厚度大于各所述外延单元层中最大厚度的一层，材料可以与各所述外延单元层的材料一致。当然，当所述外延结构102的形成过程中不包括所述底部结构层103及所述顶部结构层108时，可以将沟槽结构的底部停止在任意所述外延单元层中，优选最下方的所述外延单元层中，另外，后续形成的体区等结构也可以直接制备在最上方的所述外延单元层中。
77.如图1中的s3及图5-6所示，于所述外延结构102中形成沟槽结构109，例如，可以采用干法刻蚀工艺，在一示例中，采用本发明的方式，基于相同材料的各所述外延单元层进行不同浓度的掺杂以改善沟槽结构的侧壁形成，从而可以采用传统针对单一外延结构中沟槽刻蚀工艺进行刻蚀形成本发明的所述沟槽结构，简化工艺设计。其中，图5及图6显示为形成所述沟槽结构109后的截面示意图，图6示出了完成沟槽结构109的截面示意图。基于本发明前述外延结构102的设计，可以使得所述沟槽结构109的侧壁相对于底部的倾斜变小，例如，在一示例中，所述沟槽结构109的截面形状为倒梯形，进一步，所述沟槽结构109的截面形状为矩形。可选地，所述沟槽结构的侧壁与底部之间的夹角的角度范围介于87
°-
90
°
之间，可以是88
°
、88.5
°
或89
°
。
78.作为示例，所述沟槽结构的深度基于35μm-45μm之间，例如，可以是38μm或40μm或42μm；各所述外延单元层的厚度介于6μm-12μm之间，例如，可以是8μm或10μm。
79.如图1中的s4及图7所示，于所述沟槽结构109中形成第二导电类型的柱结构110。所述第二导电类型可以为n型，也可以为p型，本实施例中，所述第一导电类型选择为n型，所述第二导电类型选择为p型。其中，所述柱结构110的材料包括硅。可选地，所述柱结构110为多个，多个所述柱结构110具有相同宽度，并在所述外延结构102内等间距排列。其中，在实际的超结器件中，一般由数百至数千个所述柱结构排成等间距的阵列。在一示例中，所述柱结构110的宽度及所述柱结构110之间的间距对超结器件的耐压等性能具有重要影响，将所述柱结构110设计为相同的宽度及相同的间距，即具有统一的节距(pitch size)。在一可选示例中，在所述柱结构110排列成的阵列中，设置为所述柱结构110之间的间距大于所述柱结构110的宽度，例如，所述宽度可设为5微米，而所述间距可设为6微米。
80.作为示例，如图8-9所示，在形成所述柱结构后，还包括如下步骤：
81.首先，如图8所示，在所述柱结构110的顶部通过离子注入形成体区111。作为示例，通过图形化的光刻胶层作为离子注入掩膜，在所述柱结构110的顶部区域进行局部离子注入，并形成所述第二导电类型(如p型)的所述体区111。另外，在一可选示例中，离子注入工艺后都可以选择施加退火工艺，以调节杂质分布及扩散范围，修复离子注入引发的晶格损伤。
82.接着，如图9所示，在所述外延结构102上形成栅氧化层112，所述栅氧化层112显露部分所述体区111。作为示例，可以通过炉管工艺在所述外延结构102的上表面形成热氧化
层，并通过光刻和刻蚀工艺，形成图形化的所述栅氧化层112。可选地，所述栅氧化层112的厚度介于50-150nm之间，例如，可以选择为80nm、100nm、120nm等。
83.接着，继续参考图9所示，在所述栅氧化层112上形成栅极层113；作为示例，先通过化学气相沉积在所述栅氧化层112上沉积多晶硅材料层，然后通过光刻和刻蚀形成图形化的多晶硅栅，构成所述栅极层113。需要指出的是，通常形成所述栅氧化层112和所述栅极层113的过程也可以是，先形成热氧化层，并在所述热氧化层上沉积多晶硅材料层，然后通过光刻定义图形化的光刻胶掩膜层，并依次刻蚀所述多晶硅材料层和所述热氧化层，最终形成所述栅氧化层112和所述栅极层113。可选地，所述栅极层113的厚度介于300-500nm之间，例如，可以选择为350nm、400nm、450nm等。
84.接着，继续参考图9所示，通过离子注入在所述体区111中形成源区115，所述源区115形成于所述栅氧化层112的侧部；作为示例，所述源区115为所述第一导电类型(如n型)，所述源区115也可以通过图形化的光刻胶层作为离子注入掩膜，在所述体区111上进行局部离子注入，并最终形成所述源区115。
85.接着，继续参考图9所示，在所述栅极层113表面及侧壁形成层间电介质114层，所述层间电介质层114显露部分所述源区115。作为示例，所述层间电介质层114可以是二氧化硅层、氮化硅层或两者的组合。形成所述层间电介质层114的过程可以是，先在所述体区111、所述源区115、所述栅极层113的表面及侧壁上沉积电介质材料层，并通过刻蚀去除所述体区111和所述源区115上的电介质材料层，最终得到覆盖包裹所述栅极层113及所述栅极氧化层112侧壁的所述层间电介质层114。
86.接着，继续参考图9所示，在所述体区111、所述源区115及所述层间电介质层114的表面形成正面金属电极117。作为示例，构成所述正面金属电极117的材料包含铝、金、银或铜等金属材料。形成所述正面金属电极117的方法包括物理气相沉积或化学气相沉积。可选地，在金属沉积后，还可以通过光刻刻蚀定义金属连线等图形。
87.最后，继续参考图9所示，在所述半导体衬底101远离所述外延结102的一侧形成背面金属电极118。形成所述背面金属电极118的方法与形成所述正面金属电极117的方法相同。可选地，在所述半导体衬底101上形成背面金属电极118前，还包括对所述半导体衬底101进行减薄研磨的步骤，以得到器件所需的衬底厚度。
88.作为示例，形成所述体区111后还包括于所述体区111中形成所述引出接触区116的步骤，且所述引出接触区116与所述源区115相邻接。作为示例，所述引出接触区116具有所述第二导电类型，例如p型，可选地，所述引出接触区116的掺杂浓度大于所述体区111的掺杂浓度，所述引出接触区116与形成的所述正面金属电极117相接触，改善接触特性。
89.需要指出的是，本实施例为了清楚描述制备方法的各步骤，对各步骤进行了标号排序，但这并不限定本发明所述制备方法的各步骤的具体实施顺序，本领域技术人员可以根据实际情况对实施顺序进行调整。
90.实施例二
91.如图9所示，并参阅图1-8所示，本发明还提供一种半导体器件结构，所述半导体器件结构优选采用本发明实施例一中的半导体器件结构的制备工艺制备得到，当然，也可以采用其他工艺制备，该实施例中对应结构的描述可以参考实施例一，在此不再赘述。其中，所述半导体器件结构包括：
92.第一导电类型的半导体衬底101；
93.其中，所述第一导电类型可以为n型，也可以为p型，在本实施例中选择为n型，在一示例中，所述半导体衬底101为n型硅衬底。当然，在其他实施案例中，所述半导体衬底101也可以选为p型硅衬底或其他半导体衬底。另外，所述半导体衬底101可以为单层材料层结构，也可以为多层材料层构成的叠层结构，依据实际进行选择。
94.所述第一导电类型的外延结构102，所述外延结构102形成于所述半导体衬底101上，且所述外延结构102包括至少两层外延单元层，例如，可以是104、105、106、107，所述外延单元层中的至少两层具有不同的掺杂浓度；
95.本发明中，通过设置不同掺杂浓度的外延单元层以形成外延结构，可以基于上述材料层的设置改变后续形成在所述外延结构102中的沟槽结构的侧壁的形貌，从而可以使得在沟槽结构中形成的柱结构的形貌依据实际需求进行改进，例如，可以改变沟槽结构侧壁与底部之间的倾斜情况，即改变柱结构侧壁与底部之间的倾斜情况，进而可以通过改变沟槽结构及柱结构的形貌以改善由其引起的电容急剧变化的问题。
96.作为示例，各所述外延单元层的浓度范围介于1.9e
15
～2.3e
15
cm-3
之间，具体可以依据实际进行选择，以适应超结器件制备中的需求，例如，可以选择为2.0e
15
cm-3
、2.1e
15
cm-3
、2.2e
15
cm-3
。在满足两层所述外延单元层的掺杂浓度不同的情况下，其他所述外延单元层的掺杂浓度可以相同也可以不同。另外，所述外延单元层的材料包括但不限于硅，形成不同浓度的硅掺杂外延单元层，在本实施例中，各层所述外延单元层选择为n型，以构成n型所述外延结构102。作为示例，各所述外延单元层的厚度介于6μm-12μm之间，例如，可以是8μm或10μm。
97.沟槽结构109，形成于所述外延结构102中；
98.第二导电类型的柱结构110，所述柱结构110形成于所述沟槽结构109中。
99.于所述沟槽结构109中形成第二导电类型的柱结构110。所述第二导电类型可以为n型，也可以为p型，本实施例中，所述第一导电类型选择为n型，所述第二导电类型选择为p型。其中，所述柱结构110的材料包括硅。可选地，所述柱结构110为多个，多个所述柱结构110具有相同宽度，并在所述外延结构102内等间距排列。其中，在实际的超结器件中，一般由数百至数千个所述柱结构排成等间距的阵列。在一示例中，所述柱结构110的宽度及所述柱结构110之间的间距对超结器件的耐压等性能具有重要影响，将所述柱结构110设计为相同的宽度及相同的间距，即具有统一的节距(pitch size)。在一可选示例中，在所述柱结构110排列成的阵列中，设置为所述柱结构110之间的间距大于所述柱结构110的宽度，例如，所述宽度可设为5微米，而所述间距可设为6微米。
100.作为示例，半导体器件结构还包括：
101.体区111，形成于所述外延结构102内，且位于所述柱结构110的顶部；
102.栅氧化层112，位于所述外延结构102上，且所述栅氧化层112显露部分所述体区111；
103.栅极层113，位于所述栅氧化层112的表面；
104.源区115，位于所述体区111内，且位于所述栅氧化层112的侧部；
105.层间电介质层114，位于栅极层113的表面及侧壁，且显露部分所述源区115；
106.正面金属电极117，位于所述体区111、所述源区115及所述层间电介质层114的表
面；
107.背面金属电极118，位于所述半导体衬底101远离所述外延结构102的一侧。
108.作为示例，所述外延结构包括顶层结构层108，所述体区形成于所述顶层结构层108中。
109.作为示例，所述外延结构包括底层结构层103，所述底层结构层103形成于所述半导体衬底101上，所述外延单元层形成于所述底层结构层103上。
110.作为示例，形成所述外延结构102的步骤还包括：于最上层的所述外延单元层上形成顶层结构层108的步骤，进一步，后续形成的体区等结构可以形成在所述顶层结构层108中。其中，所述顶层结构层108的材料可以与各所述外延单元层的材料一致，浓度可以依据器件需求设置，例如，可以依据器件需求调节掺杂浓度以防止所述体区111之间的短接。另外，在一可选示例中，形成所述外延结构102的步骤还包括：于所述半导体衬底101上形成底部结构层103的步骤，再在所述底部结构层103上形成各所述外延单元层，在进一步可选示例中，后续形成的沟槽结构的底部停止在所述底部结构层103中，即沟槽结构的底部高于所述底部结构层103的下表面且低于所述底部结构层103的上表面。其中，可以设置所述底部结构层103的厚度大于各所述外延单元层中最大厚度的一层，材料可以与各所述外延单元层的材料一致。当然，当所述外延结构102的形成过程中不包括所述底部结构层103及所述顶部结构层108时，可以将沟槽结构的底部停止在任意所述外延单元层中，优选最下方的所述外延单元层中，另外，后续形成的体区等结构也可以直接制备在最上方的所述外延单元层中。
111.作为示例，所述半导体器件结构还包括引出接触区116，所述引出接触区116形成于所述体区111中且与所述源区115相邻接。
112.作为示例，各所述外延单元层的浓度范围介于1.9e
15
～2.3e
15
cm-3
之间。
113.作为示例，各层所述外延单元层的浓度自所述半导体衬底向上呈线性梯度变化。
114.作为示例，所述沟槽结构的侧壁与底部之间的夹角的角度范围介于87
°-
90
°
之间，可以是88
°
、88.5
°
或89
°
。
115.作为示例，各层所述外延单元层的浓度自所述半导体衬底101向上呈线性梯度变化。例如，可以是自所述半导体衬底101向上依次递增或依次递减。通过各所述外延单元层的浓度变化的设置，可以使得后续形成的沟槽结构的侧壁发生变化，例如，在单一浓度的外延结构中形成沟槽结构一般会呈现倒梯形，通过上述设计，可以在保证沟槽结构侧壁平直的情况下减小沟槽结构侧壁与底部之间的夹角，如图9中α所示，甚至使得侧壁垂直于底部，从而可以改善由于倒梯形较倾斜的侧壁所造成的器件电容急剧变化的问题，缓解了由此而引起的电路系统的电磁振荡，进一步有利于超结器件的应用。在一示例中，设置各层所述外延单元层的浓度自所述半导体衬底101向上依次线性递增，可选设置为呈等差数列递增，基于线性递增的方式，可以得到基本垂直的沟槽结构，例如，所述沟槽结构的侧壁与底部之间的夹角的角度范围介于87
°-
90
°
之间，即图9中α介于87
°-
90
°
之间，可以是88
°
、88.5
°
或89
°
。
116.作为示例，所述沟槽结构的深度基于35μm-45μm之间，例如，可以是38μm或40μm或42μm；各所述外延单元层的厚度介于6μm-12μm之间，例如，可以是8μm或10μm。
117.对比例
118.如图10所示，本发明还提供一对比例，该对比例中，在半导体衬底201上形成外延
层202，在所述外延层202中形成超结沟槽203，并在超结沟槽203中形成柱结构204，其中，所述外延层202具有第一导电类型，所述柱结构204具有第二导电类型，其他结构可以设置为与本发明的实施例一致。该对比例中，深沟槽刻蚀(所述超结沟槽203的刻蚀)的刻蚀沟槽的宽度上下难以保证上下一致，呈现上部宽，下部窄的特性，即刻蚀存在一个较大的角度。参见图11所示，绘制了超结器件电容随漏源电压变化的曲线图，其中，图11(a)中的圆虚线圈表示为该对比例中具有采用单一外延层形成的具有较大倾角沟槽的超结器件的上述变化的示意图，图11(b)中的圆虚线圈表示为采用本发明设计的外延结构形成的超结器件的上述变化的示意图，图中可以看出，对比例中存在电容的急剧变化，会引起电路系统的电磁振荡，给超结器件应用带来不利因素；而采用本发明的方案上述情况则得到了明显改善。
119.综上所述，本发明提供了一种超结器件结构，在制备外延结构的过程中，制备出包括少两层外延单元层的外延结构，且外延单元层中的至少两层具有不同的掺杂浓度，通过上述设计，可以基于上述材料层的设置改变形成在外延结构中的沟槽结构的侧壁的形貌，从而可以使得在沟槽结构中形成的柱结构的形貌依据实际需求进行改进，其中，可以改变沟槽结构侧壁与底部之间的倾斜情况，即改变柱结构侧壁与底部之间的倾斜情况，进而可以通过改变沟槽结构及柱结构的形貌以改善由其引起的电容急剧变化的问题。
120.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。