半导体存储器装置的制作方法

1.各个实施方式总体上涉及一种电子装置，并且更具体地，涉及一种半导体存储器装置。


背景技术：

2.为了满足消费者对高性能和低成本的需求，已经提高了半导体设备的集成度。特别地，对于半导体存储器装置，因为集成度是确定产品成本的重要因素，所以提高集成度是有利的。因此，已经提出了各自包括以三维方式布置的存储器单元的三维半导体存储器装置。


技术实现要素：

3.本文描述了具有稳定的结构和提高的集成度的半导体存储器装置。
4.在一个实施方式中，半导体存储器装置可以包括：电极结构，该电极结构包括堆叠在基板上的多个栅极导电膜；以及沟道阵列，其中，穿过电极结构的多个沟道柱在第二方向上布置。多个沟道柱可以包括最上平面具有第一形状的第一柱和最上平面具有不同于第一形状的第二形状的第二柱。n(n是大于或等于1的自然数)个第一柱和n个第二柱可以在不同于第二方向的第一方向上交替布置。
5.在一个实施方式中，半导体存储器装置可以包括：电极结构，该电极结构包括堆叠在基板上的多个栅极导电膜；以及沟道阵列，其中，穿过电极结构的多个沟道柱在第二方向上以z字形方式布置。多个沟道柱可以包括最上平面具有第一形状的第一柱和最上平面具有不同于第一形状的第二形状的第二柱。在沟道阵列的任意一行中，n(n是大于或等于1的自然数)个第一柱和m(m是大于或等于2的自然数)个第二柱在不同于第二方向的第一方向上交替布置。
附图说明
6.图1a和图1b是示意性地示出根据本公开的实施方式的半导体存储器装置的框图。
7.图2是示意性地示出根据本公开的实施方式的半导体存储器装置的存储器块的图。
8.图3是示意性地示出根据本公开的实施方式的半导体存储器装置的存储器块的等效电路图。
9.图4是示出根据本公开的第一实施方式的半导体存储器装置的平面图。
10.图5是沿着图4所示的线a-a’截取的根据本公开的第一实施方式的半导体存储器装置的截面图。
11.图6a和图6b是示出根据本公开的第一实施方式的半导体存储器装置的修改例的平面图。
12.图7是示出根据本公开的第二实施方式的半导体存储器装置的平面图。
13.图8是示出根据本公开的第三实施方式的半导体存储器装置的平面图。
14.图9是示出根据本公开的第四实施方式的半导体存储器装置的平面图。
15.图10是示出根据本公开的第五实施方式的半导体存储器装置的平面图。
16.图11是根据本公开的一个实施方式的存储器系统的配置的框图。
17.图12是根据本公开的一个实施方式的存储器系统的配置的框图。
18.图13是根据本公开的一个实施方式的计算系统的配置的框图。
19.图14是根据本公开的一个实施方式的计算系统的框图。
具体实施方式
20.参照以下详细描述并结合附图，本公开的优点和特征以及用于实现它们的方法将变得显而易见。然而，本公开的范围不限于这种实施方式，并且本公开可以以各种形式实现。提供以下将要描述的实施方式是为了帮助本领域技术人员理解本公开在本公开所属技术领域中的范围。本公开仅由所附权利要求的范围限定。在附图中，为了清楚说明起见，可能夸大了层和区域的尺寸和相对尺寸。贯穿整个说明书，相同的附图标记用于表示相同的元件。
21.以下将描述的本公开的实施方式是提供一种具有稳定的结构和提高的集成度的半导体存储器装置。更具体地，下面将描述的本公开的实施方式提供一种半导体存储器装置，该半导体存储器装置能够提高集成度并且同时基本上防止由于集成度的提高而导致的结构不稳定性和操作特性的劣化。半导体存储器装置可以是基于其中层间电介质膜和栅极导电膜多次交替堆叠的电极结构的三维半导体存储器装置。为了提高半导体存储器装置的集成度，本公开的实施方式涉及穿过电极结构的多个沟道柱(channel column)及其布置的平面形状，其中，多个沟道柱可以包括最上平面具有第一形状的第一柱以及最上平面具有第二形状的第二柱，并且第一柱和第二柱可以在一个方向上交替布置。
22.在下文中，将参照附图详细描述根据本公开的实施方式的半导体存储器装置。在以下描述的本公开的实施方式中，第一方向d1可以是x轴方向或行方向，并且第二方向d2可以是与第一方向d1正交的y轴方向或列方向。第三方向d3可以是与第一方向d1和第二方向d2正交的z轴方向或垂直方向。此外，第四方向d4和第五方向d5可以是基于或相对于第一方向d1或第二方向d2具有斜度的斜向方向(diagonal direction)，并且可以彼此不平行。
23.同时，在下面将描述的本公开的实施方式中，示出了第一方向d1和第二方向d2分别是x轴方向和y轴方向；但是，在修改例中，第一方向d1可以是y轴方向，并且第二方向d2可以是x轴方向。
24.图1a和图1b是示意性地示出根据本公开的实施方式的半导体存储器装置的框图。
25.如图1a和图1b所示，半导体存储器装置可以包括布置在基板(sub)上的外围电路(pc)和单元阵列(ca)。
26.基板(sub)可以是单晶半导体膜。例如，基板sub可以是块体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板和通过选择性外延生长方法形成的外延薄膜中的任何一种。
27.单元阵列(ca)可以包括多个存储器块。每一个存储器块可以包括多个单元串。每一个单元串可以电连接到位线、源极线、字线和选择线。每一个单元串可以包括串联连接的
存储器单元和选择晶体管。每一个选择线可以用作与其相对应的选择晶体管的栅极，并且每一个字线可以用作与其相对应的存储器单元的栅极。
28.外围电路(pc)可以包括诸如晶体管(例如，nmos晶体管和pmos晶体管)、电阻器、电感器和/或电容器的电路元件。电路元件可以电连接到单元阵列(ca)。作为一个示例，nmos和pmos晶体管、电阻器和电容器可以用作构成行解码器、列解码器、页缓冲器和控制电路的元件。
29.如图1a所示，根据本公开的一种实施方式的半导体存储器装置可以具有其中单元阵列(ca)和外围电路(pc)在基板(sub)上彼此相邻地布置的结构。
30.此外，如图1b所示，根据本公开的一个实施方式，半导体存储器装置可以具有外围电路(pc)和单元阵列(ca)依次堆叠在基板(sub)上的结构。在这种情况下，因为外围电路(pc)与单元阵列(ca)交叠，所以可以减小单元阵列(ca)和外围电路(pc)所占据的基板sub的面积。在一个实施方式中，外围电路(pc)可以位于基板(sub)和单元阵列(ca)之间。外围电路(pc)可以联接到电极结构的沟道柱。
31.图2是示意性地示出根据本公开的一个实施方式的半导体存储器装置的存储器块的图。
32.如图2中所示，根据本公开的一个实施方式的半导体存储器装置的单元阵列(ca)可以包括多个存储器块blk1至blkz。多个存储器块blk1至blkz可以被布置为在位线bl1至blm延伸所沿的第二方向d2上彼此隔开。例如，第一存储器块blk1到第z存储器块blkz可以被布置为沿着第二方向d2彼此间隔开，并且可以包括沿着第三方向d3堆叠的多个存储器单元。
33.图3是示意性地示出根据本公开的一个实施方式的半导体存储器装置的存储器块的等效电路图。
34.如图3所示，半导体存储器装置的单元阵列(ca)可以包括多个存储器块，并且多个存储器块中的每一个可以包括多个单元串(sr)。每一个单元串(sr)可以包括串联连接的一个或更多个源极选择晶体管(sst)、多个存储器单元晶体管mc1至mcn以及一个或更多个漏极选择晶体管(dst)。尽管图3示出了一个单元串(sr)包括一个源极选择晶体管(sst)和一个漏极选择晶体管(dst)的情况，但是源极选择晶体管(sst)和漏极选择晶体管(dst)中的每一个也可以由串联连接的多个选择晶体管组成。在这种情况下，串联连接的多个源极选择晶体管的数量可以与串联连接的多个漏极选择晶体管的数量基本相同，或者，串联连接的多个源极选择晶体管的数量可以大于串联连接的多个漏极选择晶体管的数量。
35.单元串(sr)可以沿着第一方向d1和第二方向d2以矩阵形式布置以形成阵列。在第二方向d2上位于基本同一条线上的单元串(sr)可以连接到基本同一个位线。在第一方向d1上位于基本同一条线上的单元串(sr)可以共同连接到栅极线ssl、wl1至wln和dsl。
36.构成一个单元串(sr)的源极选择晶体管(sst)、多个存储器单元晶体管mc1至mcn以及漏极选择晶体管(dst)可以共享一个沟道膜。单元串(sr)可以布置在位线bl1至blm与源极线sl之间。栅极线ssl、wl1至wln和dsl可以在位线bl1至blm与源极线sl之间堆叠，并且栅极线ssl、wl1至wln和dsl可以彼此电绝缘。
37.源极选择线ssl可以用作源极选择晶体管(sst)的栅极，并且字线wl1至wln可以用作存储器单元晶体管mc1至mcn的栅极。漏极选择线dsl可以用作漏极选择晶体管(dst)的栅
极。字线wl1至wln可以平行地堆叠和布置。源极选择线ssl可以位于字线wl1至wln的下方，并且漏极选择线dsl可以位于字线wl1至wln的上方。
38.位线bl1到blm中的每一个可以连接到与位线bl1到blm中的每一个相对应的在第二方向d2上布置的单元串(sr)的漏极选择晶体管(dst)中的每一个。例如，共同连接到一个漏极选择线dsl的单元串(sr)可以分别连接到彼此不同的位线bl1至blm。因此，当选择一条漏极选择线dsl并且选择了位线bl1至blm中的任何一个时，可以选择多个单元串(sr)中的任何一个。
39.源极线sl电连接到公共源极线csl。源极线sl可以将被施加到公共源极线csl的操作电压发送到单元串(sr)。可以根据源极选择线ssl的电压电平将操作电压选择性地发送到单元串(sr)。
40.图4是示出根据本公开的第一实施方式的半导体存储器装置的平面图，并且图5是是沿着图4所示的线a-a’截取的根据本公开的第一实施方式的半导体存储器装置的截面图。
41.如图4和图5所示，根据第一实施方式的半导体存储器装置可以包括：电极结构100，该电极结构100包括堆叠在基板10上的多个栅极导电膜34；以及沟道阵列130，其中，穿过电极结构100的多个沟道柱150在第二方向d2上以z字形方式布置。多个沟道柱150可包括最上平面91具有第一形状的第一柱110以及最上平面93具有第二形状的第二柱120。此外，沟道阵列130可指与一个存储器块相对应的沟道柱150的二维布置。
42.电极结构100可以具有其中层间电介质膜32和栅极导电膜34在第三方向d3上交替地堆叠多次的结构，并且层间电介质膜32可以位于电极结构100的最下层和最上层。在堆叠在基板10上的多个栅极导电膜34中，位于最下层的栅极导电膜34可以用作源极选择晶体管(sst)的栅极或源极选择线ssl，并且位于最上层的栅极导电膜34可以用作漏极选择晶体管(dst)的栅极或漏极选择线dsl。此外，位于源极选择晶体管(sst)的栅极和漏极选择晶体管(dst)的栅极之间的栅极导电膜34可以用作存储器单元晶体管的栅极或字线wl。
43.源极线膜20可以位于基板10和电极结构100之间，并且多个沟道柱150可以穿过电极结构100，并且每一个沟道柱150的一部分可以延伸到源极线膜20的内部。此外，在第一方向d1上延伸的线型狭缝结构140可以在第二方向d2上位于沟道阵列130的每一侧。狭缝结构140可以用于分离多个存储器块。狭缝结构140可以包括：狭缝沟槽62，该狭缝沟槽62通过穿过电极结构100而部分地延伸到源极线膜20的内部；间隔件64，该间隔件64形成在狭缝沟槽62的侧壁上；以及导电膜66，该导电膜66间隙填充在狭缝沟槽62的内部。间隙填充在狭缝沟槽62的内部的导电膜66可以电连接到源极线膜20并且用作公共源极线(csl)。
44.多个沟道柱150中的每一个可以包括：开口部分42，该开口部分42通过穿过电极结构100而部分地延伸到源极线膜20的内部；存储器膜44，该存储器膜44形成在开口部分42的表面上以与多个栅极导电膜34接触；沟道膜46，该沟道膜46形成在存储器膜44上；芯膜48，该芯膜48形成在沟道膜46上，以部分地间隙填充开口部分42；以及覆盖膜(capping film)50，该覆盖膜50形成在芯膜48上以间隙填充剩余的开口部分42。如下文将描述的那样，在多个沟道柱150中，开口部分42的上端部的最上平面91、93可以具有彼此不同的第一形状和第二形状(例如，圆形或椭圆形)，但是，开口部分42的最下平面92、94的平面形状可以彼此基本相同(例如，圆形)。这是为了使存储器块中的多个存储器单元晶体管之间的特性差异最
小化。开口部分42可以具有倾斜的侧壁，因为它具有高的深宽比(aspect ratio)。存储器膜44可以是其中隧道绝缘膜(未示出)、电荷捕获膜(未示出)和阻挡膜(未示出)依次堆叠的堆叠膜。隧道绝缘膜和阻挡膜可以包括氧化物，并且电荷捕获膜可以包括氮化物。沟道膜46可以包括半导体材料(例如，多晶硅)，并且可以电连接到源极线膜20。芯膜48可以包括绝缘材料。此外，覆盖膜50可以包括半导体材料(例如，多晶硅)，并且可以电连接到沟道膜46。
45.在沟道阵列130中，多个沟道柱150的平面中心可以在第一方向d1上沿基本同一条线对齐，并且n(n是等于或大于1的自然数)个第一柱110和n个第二柱120可以在第一方向d1上交替布置。第一柱110和第二柱120之间在第一方向d1上的间隔可以基本相同。第一实施方式示出了一个第一柱110和一个第二柱120在第一方向d1上交替地布置的情况(即，n值为1)。
46.在沟道阵列130中，多个沟道柱150的平面中心可以在第二方向d2上以z字形布置。在这种情况下，在多个沟道柱150中，位于奇数行(行1、行3和行5)中的沟道柱150的平面中心可以在第二方向d2上沿基本同一条线彼此对齐，并且，位于偶数行(行2、行4和行6)中的沟道柱150的平面中心可以在第二方向d2上沿基本同一条线彼此对齐。
47.在沟道阵列130中，多个沟道柱150的平面中心可以在第四方向d4上沿基本同一条线对齐，并且2n个第一柱110和2n个第二柱120可以在第四方向d4上交替布置。第一实施方式示出了一对第一柱110和一对第二柱120在第四方向d4上交替布置的情况(即，n值为1)。在这个实施方式中，奇数行的沟道柱150的平面中心偏离偶数行的沟道柱150的平面中心，从而形成z字形。
48.第一形状和第二形状分别是第一柱110的最上平面91和第二柱120的最上平面93的形状，并且第一形状可以是圆形形状并且第二形状可以是具有强(长)轴和弱(短)轴的椭圆形形状。第二形状的长轴可以在第二方向d2上延伸，并且可以基本上等于或大于第一形状的直径。第二形状的短轴可以在第一方向d1上延伸，并且可以小于第一形状的直径。当第二形状的长轴大于第一形状的直径并且第二形状的短轴小于第一形状的直径时，可以调节第二形状的长轴的长度和短轴的长度，以使得第二形状的最外周长(circumference)与第一形状的最外周长基本相同。也就是说，第一形状的最外周长和第二形状的最外周长可以彼此相等。这里，将第一形状的最外周长和第二形状的最外周长形成为彼此相等是为了基本上防止在共享第一柱110的多个存储器单元晶体管与共享第二柱120的多个存储器单元晶体管之间的特性差异的发生。
49.与此同时，第一柱110的最上平面91和第二柱120的最上平面93的形状彼此不同，但是第一柱110的最下平面92和第二柱120的最下平面94可以具有与第一形状基本相同的第三形状(见图4的虚线)。具体地，第一柱110的最下平面92和第二柱120的最下平面94的形状可以是圆形形状，并且最下平面的形状的直径可以与第二形状的短轴的长度基本相同或小于第二形状的短轴的长度。因此，第一柱110可以具有这样的结构：其中，最上平面91具有第一形状(即，圆形形状)，第一柱的最下平面92具有第三形状(即，圆形形状)，第三形状与第一形状彼此基本相同，但是直径从最上平面91到最下平面92逐渐减小。另一方面，第二柱120可以具有这样的结构：其中，最上平面93具有第二形状(即，椭圆形形状)，第二柱的最下平面94具有第三形状(即，圆形形状)，第三形状与第二形状彼此不同，并且第二形状的长轴的长度和短轴的长度从最上平面93到最下平面94逐渐减小，但是长轴的长度比短轴的长度
减小得更多。
50.如上所述，在根据第一实施方式的半导体存储器装置中，多个沟道柱150包括最上平面形状不同的第一柱110和第二柱120，并且在沟道阵列130中，n个第一柱110和n个第二柱120在第一方向d1上交替布置，从而可以减小存储器块的尺寸。特别地，可以减小存储器块在第一方向d1上的宽度，从而可以减小芯片尺寸并通过改变封装的形状因数(form factor)来解决封装装配问题(fit-in issue)。
51.在为了提高半导体存储器装置的集成度而引入的三维结构的半导体存储器装置中，用于驱动存储器单元阵列的行解码器(x-dec)的占用面积与存储器单元阵列或电极结构100中的字线wl的堆叠数量的增加成比例地连续增加。因此，即使在单元下外围(puc)结构中(其中包括行解码器在内的外围电路被布置在存储单元阵列的下方)，行解码器的面积大于用于连接存储器单元阵列和外围电路的阶梯状接触区域的占用面积，这成为抑制芯片尺寸减小的因素。特别地，由于与存储器单元阵列的接触连接关系，行解码器具有长轴在第一方向d1上延伸的条形形状，从而导致封装装配问题。
52.图6a和图6b是示出根据本公开的第一实施方式的半导体存储器装置的修改例的平面图。
53.如图6a和图6b所示，在根据第一实施方式的修改例的半导体存储器装置中，第一形状和第二形状分别是第一柱110和第二柱120的最上平面形状，并且第一形状可以是圆形形状并且第二形状可以是具有长轴和短轴的椭圆形形状。
54.参照图6a，第二形状的长轴可以在第四方向d4上延伸，并且可以基本等于或大于第一形状的直径。也就是说，在沟道阵列130中，各自具有第二形状的所有第二柱120各自可以具有其中长轴在第四方向d4上延伸的形状。
55.另一方面，参照图6b，在第二方向d2上位于奇数行(行1、行3和行5)中的第二柱120的最上平面可以各自具有其中长轴在第四方向d4上延伸的第二形状，并且在第二方向d2上位于偶数行(行2、行4和行6)中的第二柱120的最上平面可以各自具有其中长轴在与第四方向d4交叉的第五方向d5上延伸的第二形状。针对某些实施方式，交叉方向表示不同的方向。
56.这里，第二形状的长轴在第四方向d4或第五方向d5上延伸，因此与第一实施方式相比，可以更容易地增加第二形状的长轴的长度。因此，与第一实施方式相比，可以更容易地使第一形状的最外周长与第二形状的最外周长基本相同。
57.如上所述，在根据第一实施方式的修改示例的半导体存储器装置中，多个沟道柱150包括最上平面形状不同的第一柱110和第二柱120，并且在沟道阵列130中，n个第一柱110和n个第二柱120在第一方向d1上交替布置，从而可以减小存储器块的尺寸。特别地，可以减小存储器块在第一方向d1上的宽度，从而可以减小芯片尺寸并解决封装装配问题。
58.此外，第二形状是具有长轴和短轴的椭圆形形状，并且第二形状的长轴在第四方向d4或第五方向d5上延伸，因此，可以基本上有效地防止共享第一柱110的多个存储器单元晶体管和共享第二柱120的多个存储器单元晶体管之间的特性差异的发生。
59.图7是示出根据本公开的第二实施方式的半导体存储器装置的平面图。在下文中，为了便于描述，与第一实施方式的元件相同的元件由相同的附图标记表示，并且将省略其详细描述。
60.如图7所示，根据第二实施方式的半导体存储器装置可以包括：电极结构100，该电
极结构100包括堆叠在基板10上的多个栅极导电膜34；以及沟道阵列130，其中，穿过电极结构100的多个沟道柱150在第二方向d2上以z字形布置。多个沟道柱150可以包括最上平面具有第一形状的第一柱110以及最上平面具有第二形状的第二柱120。
61.在沟道阵列130中，多个沟道柱150的平面中心可以在第一方向d1上沿基本同一条线对齐，并且n个(n是大于或等于1的自然数)第一柱110和n个第二柱120可以在第一方向d1上交替布置。第二实施方式示出了一个第一柱110和一个第二柱120在第一方向d1上交替布置的情况(即，n值为1)。
62.在沟道阵列130中，多个沟道柱150的平面中心可以在第二方向d2上以z字形方式布置。
63.在沟道阵列130中，多个沟道柱150的平面中心可以在第四方向d4上沿基本同一条线对齐，并且，各自具有基本相同的最上平面形状的沟道柱150可以在第四方向d4上布置。
64.第一形状和第二形状分别是第一柱110和第二柱120的最上平面形状，第一形状可以是圆形形状，并且第二形状可以是具有长轴和短轴的椭圆形形状。第二形状的长轴可以在第二方向d2上延伸，并且可以基本等于或大于第一形状的直径。第二形状的短轴可以在第一方向d1上延伸，并且可以小于第一形状的直径。当第二形状的长轴大于第一形状的直径并且第二形状的短轴小于第一形状的直径时，可以调节第二形状的长轴的长度和短轴的长度，以使得第二形状的最外周长与第一形状的最外周长基本相同。也就是说，第一形状的最外周长和第二形状的最外周长可以彼此相等。这里，将第一形状的最外周长和第二形状的最外周长形成为彼此相等是为了基本上防止共享第一柱110的多个存储器单元晶体管和共享第二柱120的多个存储器单元晶体管之间的特性差异的发生。
65.与此同时，第一柱110和第二柱120的最上平面形状彼此不同，但是，第一柱110和第二柱120的最下平面可以具有与第一形状基本相同的第三形状(见图7的虚线)。具体地，第一柱110和第二柱120的最下平面形状中的每一个可以是圆形形状，并且最下平面形状的直径可以基本上等于或小于第二形状的短轴的长度。因此，第一柱110可以具有这样的结构：其中最上平面形状(即，圆形形状)和最下平面形状(即，圆形形状)彼此基本相同，但直径从顶部到底部逐渐减小。另一方面，第二柱120可以具有这样的结构：其中最上平面形状(即，椭圆形形状)和最下平面形状(即，圆形形状)彼此不同，并且长轴的长度和短轴的长度从顶部到底部逐渐减小，但是长轴的长度比短轴的长度减小得更多。
66.如上所述，在根据第二实施方式的半导体存储器装置中，多个沟道柱150包括最上平面形状不同的第一柱110和第二柱120，并且在沟道阵列130中，n个第一柱110和n个第二柱120在第一方向d1上交替布置，从而可以减小存储器块的尺寸。特别地，可以减小存储器块在第一方向d1上的宽度，从而可以减小芯片尺寸并解决封装装配问题。
67.与此同时，如以上参照图6a和图6b所述，在根据第二实施方式的半导体存储器装置的修改例中，第二柱120的最上平面形状(即，第二形状)是具有长轴和短轴的椭圆形形状，并且第二形状的长轴可以在第四方向d4或第五方向d5上延伸，并且可以基本等于或大于第一形状的直径。
68.图8是示出根据本公开的第三实施方式的半导体存储器装置的平面图。在下文中，为了便于描述，与第一实施方式的元件相同的元件由相同的附图标记表示，并且将省略其详细描述。
69.如图8所示，根据第三实施方式的半导体存储器装置可以包括：电极结构100，该电极结构100包括堆叠在基板10上的多个栅极导电膜34；以及沟道阵列130，其中，穿过电极结构100的多个沟道柱150在第二方向d2上以z字形方式布置。多个沟道柱150可包括最上平面具有第一形状的第一柱110以及最上平面具有第二形状的第二柱120。
70.在沟道阵列130中，多个沟道柱150的平面中心可以在第一方向d1上沿基本同一条线对齐，并且n(n是大于或等于1的自然数)个第一柱110和m(m是大于或等于2的自然数)个第二柱120可以在第一方向d1上交替布置。第三实施方式示出了一个第一柱110和两个第二柱120在第一方向d1上交替布置的情况(即，n值为1，并且m值为2)。
71.在沟道阵列130中，多个沟道柱150的平面中心可以在第二方向d2上以z字形方式布置。在这种情况下，在多个沟道柱150中，位于奇数行(行1、行3和行5)中的沟道柱150的平面中心可以在第二方向d2上沿基本同一条线彼此对齐，并且，位于偶数行(行2、行4和行6)中的沟道柱150的平面中心可以在第二方向d2上沿基本同一条线彼此对齐。在这种实施方式中，奇数行的沟道柱150的平面中心偏离偶数行的沟道柱150的平面中心，从而形成了z字形。
72.在沟道阵列130中，多个沟道柱150的平面中心可以在第四方向d4上沿基本同一条线对齐，并且2n个第一柱110和2m个第二柱120可以在第四方向d4上交替布置。第三实施方式示出了两个第一柱110和四个第二柱120在第四方向d4上交替地布置的情况(即，n值为1并且m值为2)。
73.第一形状和第二形状分别是第一柱110和第二柱120的最上平面形状，并且第一形状可以是圆形形状并且第二形状可以是具有长轴和短轴的椭圆形形状。第二形状的长轴可以在第二方向d2上延伸，并且可以基本等于或大于第一形状的直径。第二形状的短轴可以在第一方向d1上延伸，并且可以小于第一形状的直径。当第二形状的长轴大于第一形状的直径并且第二形状的短轴小于第一形状的直径时，可以调节第二形状的长轴的长度和短轴的长度，以使得第二形状的最外周长与第一形状的最外周长基本相同。也就是说，第一形状的最外周长和第二形状的最外周长可以彼此相等。这里，将第一形状的最外周长和第二形状的最外周长形成为彼此相等是为了基本上防止共享第一柱110的多个存储器单元晶体管和共享第二柱120的多个存储器单元晶体管之间的特性差异的发生。
74.与此同时，第一柱110和第二柱120的最上平面形状彼此不同，但是，第一柱110和第二柱120的最下平面可以具有与第一形状基本相同的第三形状(参见图8的虚线)。具体地，第一柱110和第二柱120的最下平面形状中的每一个可以是圆形形状，并且最下平面形状的直径可以基本上等于或小于第二形状的短轴的长度。因此，第一柱110可以具有这样的结构：其中最上平面形状(即，圆形形状)和最下平面形状(即，圆形形状)彼此基本相同，但直径从顶部到底部逐渐减小。另一方面，第二柱120可以具有这样的结构：其中最上平面形状(即，椭圆形形状)和最下平面形状(即，圆形形状)彼此不同，并且长轴的长度和短轴的长度从顶部到底部逐渐减小，但是长轴的长度比短轴的长度减小得更多。
75.如上所述，在根据第三实施方式的半导体存储器装置中，多个沟道柱150包括最上平面形状不同的第一柱110和第二柱120，并且在沟道阵列130中，n个第一柱110和m个第二柱120在第一方向d1上交替布置，因此可以减小存储器块的尺寸。特别地，可以减小存储器块在第一方向d1上的宽度，从而可以减小芯片尺寸并解决封装装配问题。
76.同时，如以上参照图6a和图6b所述，在根据第三实施方式的半导体存储器装置的修改例中，第二柱120的最上平面形状(即，第二形状)是具有长轴和短轴的椭圆形形状，并且第二形状的长轴可以在第四方向d4或第五方向d5上延伸，并且可以基本等于或大于第一形状的直径。
77.图9是示出根据本公开的第四实施方式的半导体存储器装置的平面图。在下文中，为了便于描述，与第一实施方式的元件相同的元件由相同的附图标记表示，并且将省略其详细描述。
78.如图9所示，根据第四实施方式的半导体存储器装置可以包括：电极结构100，该电极结构100包括堆叠在基板10上的多个栅极导电膜34；以及沟道阵列130，其中，穿过电极结构100的多个沟道柱150在第二方向d2上以z字形方式布置。多个沟道柱150可以包括最上平面具有第一形状的第一柱110以及最上平面具有第二形状的第二柱120。
79.在沟道阵列130中，多个沟道柱150的平面中心可以在第一方向d1上沿基本同一条线对齐。在这种情况下，在奇数行(行1、行3和行5)中，n(n是大于或等于1的自然数)个第一柱110和m(m是大于或等于2的自然数)个第二柱120可以在第一方向d1上交替布置。另一方面，在偶数行(行2，行4和行6)中，m个第一柱110和n个第二柱120可以在第一方向d1上交替布置。第四实施方式示出了一个第一柱110和两个第二柱120交替布置在奇数行(行1、行3和行5)中并且两个第一柱110和一个第二柱120交替布置在偶数行(行2、行4和行6)中的情况。第四实施方式示出n值为1且m值为2的情况。
80.在沟道阵列130中，多个沟道柱150的平面中心可以在第二方向d2上以z字形布置。在这种情况下，在多个沟道柱150中，位于奇数行(行1、行3和行5)中的沟道柱150的平面中心可以在第二方向d2上沿基本同一条线彼此对齐，并且，位于偶数行(行2，行4和行6)中的沟道柱150的平面中心可以在第二方向d2上沿基本同一条线彼此对齐。在这个实施方式中，奇数行的沟道柱150的平面中心偏离偶数行的沟道柱150的平面中心，从而形成了z字形。
81.在沟道阵列130中，多个沟道柱150的平面中心可以在第四方向d4上沿基本同一条线对齐。
82.第一形状和第二形状分别是第一柱110和第二柱120的最上平面形状，并且第一形状可以是圆形形状并且第二形状可以是具有长轴和短轴的椭圆形形状。第二形状的长轴可以在第二方向d2上延伸，并且可以基本等于或大于第一形状的直径。第二形状的短轴可以在第一方向d1上延伸，并且可以小于第一形状的直径。当第二形状的长轴大于第一形状的直径并且第二形状的短轴小于第一形状的直径时，可以调节第二形状的长轴的长度和短轴的长度，以使得第二形状的最外周长与第一形状的最外周长基本相同。也就是说，第一形状的最外周长和第二形状的最外周长可以彼此相等。这里，将第一形状的最外周长和第二形状的最外周长形成为彼此相等是为了基本上防止共享第一柱110的多个存储器单元晶体管和共享第二柱120的多个存储器单元晶体管之间的特性差异的发生。
83.与此同时，第一柱110和第二柱120的最上平面形状彼此不同，但是，第一柱110和第二柱120的最下平面可以具有与第一形状基本相同的第三形状(参见图9的虚线)。具体地，第一柱110和第二柱120的最下平面形状中的每一个可以是圆形形状，并且最下平面形状的直径可以基本上等于或小于第二形状的短轴的长度。因此，第一柱110可以具有这样的结构：其中，最上平面形状(即，圆形形状)和最下平面形状(即，圆形形状)基本相同，但是直
径从顶部到底部逐渐减小。另一方面，第二柱120可以具有这样的结构：其中，最上平面形状(即，椭圆形形状)和最下平面形状(即，圆形形状)彼此不同，并且长轴的长度和短轴的长度从顶部到底部逐渐减小，但是长轴的长度比短轴的长度减小得更多。
84.如上所述，在根据第四实施方式的半导体存储器装置中，多个沟道柱150包括最上平面形状不同的第一柱110和第二柱120，并且n个第一柱110和m个第二柱120在第一方向d1上交替布置在奇数行(行1、行3和行5)中并且m个第一柱110和n个第二柱120在第一方向d1上交替布置在偶数行(行2、行4和行6)中，因此可以减小存储器块的尺寸。特别地，可以减小存储器块在第一方向d1上的宽度，从而可以减小芯片尺寸并解决封装装配问题。
85.同时，如以上参照图6a和图6b所述，在根据第四实施方式的半导体存储器装置的修改例中，第二柱120的最上平面形状(即，第二形状)是具有长轴和短轴的椭圆形形状，并且第二形状的长轴可以在第四方向d4或第五方向d5上延伸，并且可以基本等于或大于第一形状的直径。
86.图10是示出根据本公开的第五实施方式的半导体存储器装置的平面图。在下文中，为了便于描述，与第一实施方式的元件相同的元件由相同的附图标记表示，并且将省略其详细描述。
87.如图10所示，根据第五实施方式的半导体存储器装置可以包括：电极结构100，该电极结构100包括堆叠在基板10上的多个栅极导电膜34；以及沟道阵列130，其中，穿过电极结构100的多个沟道柱150以棋盘形方式布置。多个沟道柱150可以包括最上平面具有第一形状的第一柱110以及最上平面具有第二形状的第二柱120。
88.在沟道阵列130中，多个沟道柱150的平面中心可以在第一方向d1上沿基本同一条线对齐，并且n(n是大于或等于1的自然数)个第一柱110和n个第二柱120可以在第一方向d1上交替布置。第五实施方式示出了一个第一柱110和一个第二柱120在第一方向d1上交替布置的情况(即，n值为1)。
89.在沟道阵列130中，多个沟道柱150的平面中心可以在第二方向d2上沿基本同一条线对齐，并且n个第一柱110和n个第二柱120可以在第二方向d2上交替布置。第五实施方式示出了一个第一柱110和一个第二柱120在第二方向d2上交替布置的情况(即，n值为1)。
90.在沟道阵列130中，多个沟道柱150的平面中心可以在第四方向d4上沿基本同一条线对齐，并且各自具有基本相同的最上平面形状的沟道柱150可以在第四方向d4上布置。
91.第一形状和第二形状分别是第一柱110和第二柱120的最上平面形状，并且第一形状可以是圆形形状并且第二形状可以是具有长轴和短轴的椭圆形形状。第二形状的长轴可以在第二方向d2上延伸，并且可以基本等于或大于第一形状的直径。第二形状的短轴可以在第一方向d1上延伸，并且可以小于第一形状的直径。当第二形状的长轴大于第一形状的直径并且第二形状的短轴小于第一形状的直径时，可以调节第二形状的长轴的长度和短轴的长度，以使得第二形状的最外周长与第一形状的最外周长基本相同。也就是说，第一形状的最外周长和第二形状的最外周长可以彼此相等。这里，将第一形状的最外周长和第二形状的最外周长形成为彼此相等是为了基本上防止共享第一柱110的多个存储器单元晶体管和共享第二柱120的多个存储器单元晶体管之间的特性差异的发生。
92.与此同时，第一柱110和第二柱120的最上平面形状彼此不同，但是，第一柱110和第二柱120的最下平面可以具有与第一形状基本相同的第三形状(参见图10的虚线)。特别
地，第一柱110和第二柱120的最下平面形状中的每一个可以是圆形形状，并且最下平面形状的直径可以基本上等于或小于第二形状的短轴的长度。因此，第一柱110可以具有这样的结构：其中，最上平面形状(即，圆形形状)和最下平面形状(即，圆形形状)彼此基本相同，但直径从顶部到底部逐渐减小。另一方面，第二柱120可以具有这样的结构：其中，最上平面形状(即，椭圆形形状)和最下平面形状(即，圆形形状)彼此不同，并且长轴的长度和短轴的长度从顶部到底部逐渐减小，但是长轴的长度比短轴的长度减小得更多。
93.如上所述，在根据第五实施方式的半导体存储器装置中，多个沟道柱150包括最上平面形状不同的第一柱110和第二柱120，并且在沟道阵列130中，n个第一柱110和n个第二柱120在第一方向d1和第二方向d2中的每一个上交替布置，从而可以减小存储器块的尺寸。特别地，可以在基本相同的区域内布置更多数量的沟道柱150，并且可以减小存储块在第一方向d1上的宽度，从而可以减小芯片尺寸并解决封装装配问题。
94.同时，如以上参照图6a和图6b所述，在根据第五实施方式的半导体存储器装置的修改例中，第二柱120的最上平面形状(即，第二形状)是具有长轴和短轴的椭圆形形状，并且第二形状的长轴可以在第四方向d4或第五方向d5上延伸，并且可以基本等于或大于第一形状的直径。
95.图11是根据本公开的一个实施方式的存储器系统1000的配置的框图。
96.如图11所示，存储器系统1000可以包括存储器装置1200和控制器1100。
97.存储器装置1200可以用于存储诸如文本、图形和软件代码的各种数据类型。存储器装置1200可以是非易失性存储器。存储器装置1200可以是以上参照图4至图10描述的半导体装置。另外，存储器装置1200可以包括：电极结构，该电极结构包括堆叠在基板上的多个栅极导电膜；以及沟道阵列，其中，穿过电极结构的多个沟道柱在第二方向上布置，其中，多个沟道柱包括最上平面具有第一形状的第一柱和最上平面具有第二形状的第二柱，并且n(n是大于或等于1的自然数)个第一柱和n个第二柱在与第二方向交叉的第一方向上交替布置。另外，存储器装置1200可以包括：电极结构，该电极结构包括堆叠在基板上的多个栅极导电膜；以及沟道阵列，其中，穿过电极结构的多个沟道柱在第二方向上以z字形布置，其中，多个沟道柱包括最上平面具有第一形状的第一柱以及最上平面具有不同于第一形状的第二形状的第二柱，并且在沟道阵列的任何一行中，n(n是大于或等于1的自然数)个第一柱和m(m是大于或等于2的自然数)的第二柱在与第二方向交叉的第一方向上交替布置。因为存储器装置1200以上文描述的方式形成和制造，所以将省略其详细描述。
98.控制器1100可以联接到主机和存储器装置1200，并且可以响应于来自主机的请求来接入存储器装置1200。例如，控制器1100可以控制存储器装置1200的读取、写入、擦除和后台操作。
99.控制器1100可以包括随机存取存储器(ram)1110、中央处理单元(cpu)1120、主机接口1130、纠错码(ecc)电路1140和存储器接口1150。
100.ram 1110可以用作cpu 1120的操作存储器、在存储器装置1200与主机之间的高速缓存存储器、以及在存储器装置1200与主机之间的缓冲存储器。ram 1110可以由静态随机存取存储器(sram)或只读存储器(rom)代替。
101.主机接口1130可以与主机进行对接。例如，控制器1100可以通过包括通用串行总线(usb)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、pci express(pci-e)协议、高
级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子(ide)协议和专用协议的各种接口协议之一与主机进行通信。
102.ecc电路1140可以通过使用纠错码(ecc)来检测并纠正被包括在从存储器装置1200读取的数据中的错误。
103.存储器接口1150可以与存储器装置1200进行对接。例如，存储器接口1150可以包括nand接口或nor接口。
104.例如，控制器1100可以进一步包括配置为临时存储数据的缓冲存储器(未示出)。缓冲存储器可以临时存储通过主机接口1130从外部传送的数据，或者临时存储通过存储器接口1150从存储器装置1200传送的数据。另外，控制器1100可以进一步包括存储代码数据以与主机进行对接的rom。
105.如上所述，由于根据本公开的实施方式的存储器系统1000可以被可靠地制造并且包括具有稳定的结构和改善的特性的存储器装置1200，所以存储器系统1000的特性也可以得到改善。
106.图12是根据本公开的一个实施方式的存储器系统1000’的配置的框图。在下文中，省略了与先前描述的实施方式的共同内容的描述。
107.如图12所示，存储器系统1000’可以包括存储器装置1200’和控制器1100。另外，控制器1100可以包括ram 1110、cpu 1120、主机接口1130、ecc电路1140和存储器接口1150。
108.存储器装置1200’可以是非易失性存储器装置。存储器装置1200’可以是以上参照图4至图10描述的半导体装置。另外，存储器装置1200’可以包括电极结构，该电极结构包括堆叠在基板上的多个栅极导电膜；以及沟道阵列，其中，穿过电极结构的多个沟道柱在第二方向上布置。多个沟道柱包括最上平面具有第一形状的第一柱和最上平面具有第二形状的第二柱，并且n(n是大于或等于1的自然数)个第一柱和n个第二柱在与第二方向交叉的第一方向上交替布置。另外，存储器装置1200’可以包括：电极结构，该电极结构包括堆叠在基板上的多个栅极导电膜；以及沟道阵列，其中，穿过该电极结构的多个沟道列在第二方向上以z字形布置。多个沟道柱包括最上平面具有第一形状的第一柱和最上平面具有不同于第一形状的第二形状的第二柱，并且在沟道阵列的任何一行中，n(n是大于或等于1的自然数)个第一柱和m(m是大于或等于2的自然数)个第二柱在与第二方向交叉的第一方向上交替布置。因为存储器装置1200’以上文描述的方式形成和制造，所以将省略其详细描述。
109.另外，存储器装置1200’可以是由多个存储器芯片构成的多芯片封装。多个存储器芯片可以被分成多个组。多个组可以通过第一信道ch1至第k信道chk与控制器1100进行通信。另外，被包括在单个组中的存储器芯片可以适合于通过公共信道与控制器1100进行通信。可以修改存储器系统1000’，以使得可以将单个存储器芯片联接到单个信道。
110.如上所述，由于根据本公开的实施方式的存储器系统1000’可以被可靠地制造并且包括具有稳定的结构和改善的特性的存储器装置1200’，所以存储器系统1000’的特性也可以得到改善。另外，通过使用多芯片封装形成存储器装置1200’，可以进一步增加存储器系统1000’的数据存储容量。
111.图13是根据本公开的一个实施方式的计算系统2000的配置的框图。在下文中，省略了与先前描述的实施方式的共同内容的描述。
112.如图13所示，计算系统2000可以包括存储器装置2100、cpu 2200、随机存取存储器(ram)2300、用户接口2400、电源2500和系统总线2600。
113.存储器装置2100可以存储通过用户接口2400输入的数据和由cpu 2200处理的数据。另外，存储器装置2100可以电联接到cpu 2200、ram 2300、用户接口2400和电源2500。例如，存储器装置2100可以通过控制器(未示出)联接到系统总线2600，或者直接联接到系统总线2600。当存储器装置2100直接联接到系统总线2600时，控制器的功能可以由cpu 2200和ram 2300执行。
114.存储器装置2100可以是非易失性存储器。另外，存储器装置2100可以是以上参照图4至图10描述的半导体存储器装置。存储器装置2100可以包括电极结构，该电极结构包括堆叠在基板上的多个栅极导电膜；以及沟道阵列，其中，穿过电极结构的多个沟道柱在第二方向上布置，其中，多个沟道柱包括最上平面具有第一形状的第一柱以及最上平面具有第二形状的第二柱，并且n(n是大于或等于1的自然数)个第一柱和n个第二柱在与第二方向交叉的第一方向上交替布置。另外，存储器装置2100可以包括：电极结构，该电极结构包括堆叠在基板上的多个栅极导电膜；以及沟道阵列，其中，穿过电极结构的多个沟道柱在第二方向上以z字形布置，其中，多个沟道柱包括最上平面具有第一形状的第一柱以及最上平面具有不同于第一形状的第二形状的第二柱，并且在沟道阵列的任何一行中，n(n是大于或等于1的自然数)个第一柱和m(m是大于或等于2的自然数)的第二柱在与第二方向交叉的第一方向上交替布置。因为存储器装置2100以上文描述的方式形成和制造，所以将省略其详细描述。
115.另外，如以上参照图12所述，存储器装置2100可以是由多个存储器芯片组成的多芯片封装。
116.具有上述配置的计算系统2000可以是诸如计算机、超移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、便携式游戏机、导航装置、黑匣子、数码相机、三维(3d)电视、数字录音机、数字音频播放器、数字图片记录器、数字图像播放器、数字视频记录器、数字视频播放器、用于在无线环境中发送/接收信息的装置、用于家庭网络的各种电子装置之一、用于计算机网络的各种电子装置之一、用于远程信息处理网络的各种电子装置之一、rfid装置和/或用于计算系统的各种装置之一等等的电子装置的各种组件之一。
117.如上所述，因为根据本公开的一个实施方式的计算系统2000可以被可靠地制造并且包括具有稳定的结构和改善的特性的存储器装置2100，所以计算系统2000的特性也可以得到改善。
118.图14是根据本公开的一个实施方式的计算系统3000的框图。
119.如图14所示，计算系统3000可以包括具有操作系统3100、应用3200、文件系统3300和转换层3400的软件层。另外，计算系统3000可以包括诸如存储器系统3500的硬件层。
120.操作系统3100管理计算系统3000的软件和硬件资源。操作系统3100可以控制中央处理单元的程序执行。应用3200可以包括由计算系统3000执行的各种应用程序。应用3200可以是由操作系统3100执行的实体。
121.文件系统3300可以指被配置为管理计算系统3000中存在的数据和文件的逻辑结构。文件系统3300可以根据规则来组织要存储在存储器装置3500中的文件或数据。可以根
据在计算系统3000中使用的操作系统3100来确定文件系统3300。例如，当操作系统3100是基于microsoft windows的系统时，文件系统3300可以是文件分配表(fat)或nt文件系统(ntfs)。另外，当操作系统3100是基于unix/linux的系统时，文件系统3300可以是扩展文件系统(ext)、unix文件系统(ufs)或日志文件系统(jfs)。
122.图14在分开的方框中示出了操作系统3100、应用3200和文件系统3300。然而，应用3200和文件系统3300可以被包括在操作系统3100中。
123.转换层3400可以响应于来自文件系统3300的请求而将地址转换为适合于存储器装置3500。例如，转换层3400可以将由文件系统3300生成的逻辑地址转换为存储器装置3500的物理地址。逻辑地址和物理地址的映射信息可以存储在地址转换表中。例如，转换层3400可以是闪存转换层(ftl)或通用闪存链接层(ull)等。
124.存储器装置3500可以是非易失性存储器。存储器装置3500可以是以上参照图4至图10描述的半导体存储器装置。另外，存储器装置3500可以包括电极结构，该电极结构包括堆叠在基板上的多个栅极导电膜；以及沟道阵列，其中，穿过电极结构的多个沟道柱在第二方向上布置，其中，多个沟道柱包括最上平面具有第一形状的第一柱以最上平面具有第二形状的第二柱，并且n(n是大于或等于1的自然数)个第一柱和n个第二柱在与第二方向交叉的第一方向上交替布置。另外，存储器装置3500可以包括电极结构，该电极结构包括堆叠在基板上的多个栅极导电膜；以及沟道阵列，其中，穿过电极结构的多个沟道柱在第二方向上以z字形布置，其中，多个沟道柱包括最上平面具有第一形状的第一柱以及最上平面具有不同于第一形状的第二形状的第二柱，并且在沟道阵列的任何一行中，n(n是大于或等于1的自然数)个第一柱和m(m是大于或等于2的自然数)的第二柱在与第二方向交叉的第一方向上交替布置。由于存储器装置3500以上述方式形成和制造，因此将省略其详细描述。
125.具有上述配置的计算系统3000可以分为在上层区域中操作的操作系统层和在下层区域中操作的控制器层。操作系统3100、应用3200和文件系统3300可以被包括在操作系统层中并且由操作存储器驱动。另外，转换层3400可以被包括在操作系统层或控制器层中。
126.如上所述，由于根据本公开的一个实施方式的计算系统3000可以被可靠地制造并且包括具有稳定的结构和改善的特性的存储器装置3500，所以计算系统3000的特性也可以得到改善。
127.尽管已经参照优选的实施方式详细描述了本公开，本公开不限于这些实施方式，并且本领域技术人员可以在本公开的技术范围内进行各种修改。
128.相关申请的交叉引用
129.本技术要求于2020年4月17日在韩国知识产权局提交的韩国申请第10-2020-0046485号的优先权，其全部内容通过引用合并于此。