半导体结构及其形成方法与流程

1.本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着现今科技快速的发展，半导体存储器被广泛地应用于电子装置中。动态随机存取存储器(dynamic random access memory，dram)属于一种挥发性存储器，对于储存大量数据的应用而言，动态随机存取存储器是最常被利用的解决方案。
3.动态随机存取存储器的基本存储单元由一个存储晶体管和一个存储电容组成，而存储阵列由多个存储单元组成。存储电容器用来存储代表存储信息的电荷，存储晶体管是控制存储电容器的电荷流入和释放的开关，存储晶体管还与存储中的内部电路连接，接收内部电路的控制信号。其中，存储晶体管中形成有源区、漏区和栅极，栅极用于控制源区和漏区之间的电流流动，并连接至字线，漏区用于构成位线接触区，以连接至位线源区用于构成存储节点接触区，以连接至存储电容器。随着集成电路制造技术的不断发展，需要进一步提高存储器芯片的器件密度，以获得更大的数据存储量。
4.综之，现有的动态随机存取存储器还有待改善。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，提高存储器的性能。
6.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干沿第一方向和第二方向阵列排布的有源区和第一隔离层，所述第一隔离层位于相邻有源区之间，所述第二方向与所述第一方向呈锐角夹角，各有源区在所述第一面或所述第二面的投影图形为矩形，且所述矩形的长边方向垂直于所述第一方向；位于所述衬底内的若干第一凹槽，所述第一凹槽自第一面向第二面延伸，若干所述第一凹槽沿第三方向平行排列，所述第三方向与所述第一方向相互垂直，各第一凹槽位于相邻两行有源区之间，且所述第一凹槽沿第三方向的两侧还贯穿若干有源区，且所述第一凹槽的侧壁和底部暴露出部分所述有源区表面；位于所述第一凹槽内的字线栅极结构；位于所述各有源区内的第二隔离层，所述第二隔离层在所述衬底表面的投影位于相邻的所述字线栅极结构在所述衬底表面的投影之间；位于第一面上的若干位线和位于第二面上的若干电容，所述位线平行于所述第二方向，且每条位线与一组若干所述有源区电连接，每个所述有源区与两个电容电连接；或者，位于第二面上的位线和位于第一面上的若干电容，所述位线与所述有源区电连接，所述位线平行于所述第二方向且沿所述第一方向排布，每个所述有源区与两个电容电连接。
7.可选的，所述若干位线位于第一面上，所述若干电容位于所述第二面上，还包括：位于所述衬底内的若干第二凹槽，所述第二隔离层位于所述第二凹槽内，所述若干第二凹槽自所述第二面向所述第一面延伸，所述若干第二凹槽沿第三方向排列，所述第三方向与
所述第一方向互相垂直，且所述第二凹槽沿第一方向贯穿若干所述有源区，所述第二凹槽在所述衬底表面的投影位于相邻的字线栅极结构在所述衬底表面的投影之间，所述第二凹槽在沿所述衬底表面法线方向的尺寸小于所述第一隔离层在沿所述衬底表面法线方向的尺寸；位于所述第二隔离层两侧的所述有源区内的第一源漏区，一个所述电容与一个所述第一源漏区电连接。
8.可选的，所述位线位于第二面上，所述若干电容位于第一面上，还包括：位于所述衬底内的若干第二凹槽，所述第二隔离层位于所述第二凹槽内，所述第二凹槽自所述第一面向所述第二面延伸，若干所述第二凹槽沿第三方向排列，所述第三方向与所述第一方向互相垂直，且所述第二凹槽沿第一方向贯穿若干所述有源区，所述第二凹槽在所述衬底表面的投影位于相邻的字线栅极结构在所述衬底表面的投影之间，所述第二凹槽在沿所述衬底表面法线方向的尺寸小于所述第一隔离层在沿所述衬底表面法线方向的尺寸；位于所述第二隔离层两侧的所述有源区内的第一源漏区，所述第一源漏区自所述第一面向所述第二面延伸，一个所述电容与一个所述第一源漏区电连接。
9.相应的，本发明技术方案还提供一种形成上述半导体结构的形成方法，包括：提供衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干沿第一方向和第二方向排布的有源区和第一隔离层，所述第一隔离层位于相邻有源区之间，所述第二方向与所述第一方向呈锐角夹角，各有源区在所述第一面或所述第二面的投影图形为矩形，且所述矩形的长边方向垂直于所述第一方向；在所述衬底内形成若干第一凹槽，所述第一凹槽自第一面向第二面延伸，若干所述第一凹槽沿第三方向平行排列，所述第三方向与所述第一方向相互垂直，各第一凹槽位于相邻两行有源区之间，且所述第一凹槽沿第三方向的两侧还贯穿若干有源区，且所述第一凹槽的侧壁和底部暴露出部分所述有源区表面；在所述第一凹槽内形成字线栅极结构；自所述第二面对所述衬底进行减薄处理，直到暴露出所述第一隔离层表面；形成所述各有源区内的第二隔离层，所述第二隔离层在所述衬底表面的投影位于相邻的所述字线栅极结构在所述衬底表面的投影之间；在所述第一面上形成若干位线，在所述减薄处理后的所述第二面上形成若干电容，所述位线平行于所述第二方向，且每条位线与若干所述有源区电连接，每个所述有源区与两个电容电连接；或者，在所述减薄厚的第二面上形成若干位线，在所述第一面上形成若干电容，所述位线平行于所述第二方向，且每条位线与若干所述有源区电连接，每个所述有源区与两个电容电连接。
10.可选的，所述若干位线位于所述第一面上，所述若干电容位于所述第二面上；所述第二隔离层的形成方法包括：所述减薄处理后，形成所述若干电容前，在所述衬底内形成若干第二凹槽，所述若干第二凹槽自所述第二面向所述第一面延伸，所述若干第二凹槽沿第三方向排列，所述第三方向与所述第一方向互相垂直，且所述第二凹槽沿第一方向贯穿若干所述有源区，所述第二凹槽在所述衬底表面的投影位于相邻的字线栅极结构在所述衬底表面的投影之间，所述第二凹槽在沿所述衬底表面法线方向的尺寸小于所述第一隔离层在沿所述衬底表面法线方向的尺寸；在所述第二凹槽内形成第二隔离层。
11.可选的，形成所述第二隔离层后，形成所述若干电容前，还包括：自所述第二面向所述有源区注入第一掺杂离子，在所述有源区形成第一源漏区。
12.可选的，所述若干电容的形成方法包括：形成所述第一源漏区后，在所述第二面和所述第一源漏区上形成第一介质层；在所述第一介质层内形成若干第三凹槽，所述第三凹
槽暴露出所述第一源漏区表面；在所述第三凹槽内形成所述若干电容，一个所述电容与一个所述第一源漏区电连接。
13.可选的，所述电容与所述第一源漏区之间还具有电容插塞；所述电容插塞的形成方法包括：所述第三凹槽内还具有第一开口，所述第一开口暴露出所述第一源漏区表面；在所述第一开口内形成所述电容插塞。
14.可选的，所述位线位于所述第一面上，所述位线的形成方法包括：在所述第一面上形成第二介质层；在所述第二介质层内形成若干第四凹槽，所述第四凹槽沿所述第二方向延伸，且一条所述第四凹槽暴露出若干所述有源区的部分表面；在所述第四凹槽内形成所述位线。
15.可选的，形成所述字线栅极结构后，形成所述位线前，还包括：自所述第一面向所述有源区注入第二掺杂离子，在所述有源区内形成第二源漏区。
16.可选的，所述位线与所述有源区之间还具有位线插塞，所述位线插塞在所述衬底表面的投影位于相邻的字线栅极结构在所述衬底表面的投影之间；所述位线插塞的形成方法包括：所述第四凹槽内还具有第二开口，所述第二开口暴露出所述第二源漏区；在所述第二开口内形成所述位线插塞。
17.可选的，所述若干电容位于所述第一面上；所述第二隔离层的形成方法包括：在所述衬底内形成若干第二凹槽，所述第二凹槽自所述第一面向所述第二面延伸，所述若干第二凹槽沿第三方向排列，所述第三方向与所述第一方向互相垂直，且所述若干第二凹槽沿第一方向贯穿若干所述有源区，所述第二凹槽在所述衬底表面的投影位于相邻的字线栅极结构在所述衬底表面的投影之间，所述第二凹槽在沿所述衬底表面法线方向的尺寸小于所述第一隔离层在沿所述衬底表面法线方向的尺寸；在所述第二凹槽内形成第二隔离层。
18.可选的，形成所述第二隔离层后，形成所述若干电容前，还包括：自所述第一面向所述有源区注入第一掺杂离子，在所述有源区形成第一源漏区。
19.可选的，所述若干电容的形成方法包括：形成所述第一源漏区后，在所述第一面和所述第一源漏区上形成第一介质层；在所述第一介质层内形成若干第三凹槽，所述第三凹槽暴露出所述第一源漏区表面；在所述第三凹槽内形成所述电容，一个所述电容与一个所述第一源漏区电连接。
20.可选的，所述电容与所述第一源漏区之间还具有电容插塞，所述电容插塞的形成方法包括：所述第三凹槽内还具有第一开口，所述第一开口暴露出所述第一源漏区表面；在所述第一开口内形成所述电容插塞。
21.可选的，所述位线位于所述第二面上，所述位线的形成方法包括：所述减薄处理后，在所述第二面上形成第二介质层；在所述第二介质层内形成若干第四凹槽，所述第四凹槽沿所述第二方向延伸，且一条所述第四凹槽暴露出若干所述有源区的部分表面；在所述第四凹槽内形成所述位线。
22.可选的，形成所述字线栅极结构后，形成所述位线前，还包括：自所述第二面向所述有源区注入第二掺杂离子，在所述有源区内形成第二源漏区。
23.可选的，所述位线与所述有源区之间还具有位线插塞，所述位线插塞在所述衬底表面的投影位于相邻的字线栅极结构在所述衬底表面的投影之间；所述位线插塞的形成方法包括：所述第四凹槽内还具有第二开口，所述第二开口暴露出所述第二源漏区；在所述第
二开口内形成所述位线插塞。
24.可选的，所述第二方向与所述第一方向的角度范围为15度至75度。
25.与现有技术相比，本发明的技术方案具有以下有益效果：
26.本发明技术方案提供的半导体结构的形成方法中，在所述第一面上形成若干位线，在所述减薄处理后的所述第二面上形成若干电容，所述位线平行于所述第二方向，且每条位线与一组若干所述有源区电连接，每个所述有源区与两个电容电连接；或者，在所述减薄厚的第二面上形成若干位线，在所述第一面上形成若干电容，所述位线平行于所述第二方向，且每条位线与若干所述有源区电连接，每个所述有源区与两个电容电连接，所述若干电容和所述若干位线在形成过程中不需要特别的对准工艺，因此简化了工艺的难度，同时，从存储单元陈列来看，位线与电容分别位于有源区的两侧，单位存储单元为4f2的结构，占据的面积较小，提高了芯片的集成化水平。
27.本发明技术方案提供的半导体结构中，位于第一面上的若干位线和位于第二面上的若干电容，所述位线平行于所述第二方向，且每条位线与一组若干所述有源区电连接，每个所述有源区与两个电容电连接；或者，位于第二面上的位线和位于第一面上的若干电容，所述位线与所述有源区电连接，所述位线平行于所述第二方向且沿所述第一方向排布，每个所述有源区与两个电容电连接。位线与电容分别位于有源区的两侧，单位存储单元为4f2的结构，存储单元陈列占据的面积较小，提高了芯片的集成化水平。
附图说明
28.图1是一实施例中半导体结构的结构示意图；
29.图2至图15是本发明一实施例的半导体结构的形成方法中各步骤的结构示意图；
30.图16至图21是本发明另一实施例的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
31.需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
32.如背景技术所述，现有的动态随机存取存储器还有待改善。现结合具体的实施例进行分析说明。
33.图1是一实施例中半导体结构的结构示意图。
34.请参考图1，包括：衬底100；位于衬底100内的字线栅极结构101；位于字线栅极结构101两侧衬底100内的源掺杂区103和漏掺杂区102；通过源插塞104与源掺杂区103电连接的位线结构105；通过电容插塞106与漏掺杂区102电连接的电容结构107。
35.所述半导体结构的形成过程为：先形成源掺杂区103和漏掺杂区102，再在衬底100内形成字线栅极结构101，然后形成源插塞104和位线结构105，再形成电容插塞106，最后形成电容结构107。所述半导体结构的沟道为u型，源掺杂区103和漏掺杂区102在字线栅极结构101的水平两侧。位线结构105和电容结构107在晶体管的同侧，在加工工艺上都位于衬底的上方。电容结构107的电容插塞106需要穿过位线结构105，使得整体的工艺复杂度较高，对于光刻工艺和对准度有极高的要求，同时从存储单元阵列来看，单位存储单元的为6f2的
结构，占用面积较大，不利于芯片的集成化发展。
36.为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，在所述第一面或所述减薄处理后的第二面上形成位线，所述位线沿所述第二方向延伸，且所述位线与所述有源区电互连；在所述减薄处理后的第二面或所述第一面上形成若干电容，且所述若干电容与所述位线位于所述衬底相对的两个面上，所述若干电容和所述位线在形成过程中不需要特别的对准工艺，因此简化了工艺的难度，同时，从存储单元陈列来看，位线与电容分别位于有源区的两侧，单位存储单元为4f2的结构，占据的面积较小，提高了芯片的集成化水平。
37.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
38.图2至图15是本发明一实施例的半导体结构的形成方法中各步骤的结构示意图。
39.请参考图2和图3,图2是图3的俯视结构示意图，图3是图2中沿dd1方向的剖面结构示意图，提供衬底201，所述衬底201具有相对的第一面201a和第二面201b，所述衬底201包括若干沿第一方向x和第二方向y排布的有源区202和第一隔离层203，所述第一隔离层203位于相邻有源区202之间，所述第二方向y与所述第一方向x呈锐角夹角，各有源区202在所述第一面201a或所述第二面201b的投影图形为矩形，且所述矩形的长边方向垂直于所述第一方向x。
40.所述第二方向y与所述第一方向x的角度范围为15度至75度。
41.本实施例中，所述衬底201的材料为硅。在其他实施例中，所述衬底201的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
42.请参考图4和图5，图4是图5的俯视结构示意图，图5是图4中沿ee1方向的剖面结构示意图，在所述衬底201内形成若干第一凹槽204，所述第一凹槽204自第一面201a向第二面201b延伸，若干所述第一凹槽204沿第三方向z平行排列，所述第三方向z与所述第一方向x相互垂直，各第一凹槽204位于相邻两行有源区202之间，且所述第一凹槽204沿第三方向z的两侧还贯穿若干有源区202，且所述第一凹槽204的侧壁和底部暴露出部分所述有源区202表面。
43.所述第一凹槽204的形成工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一者或两者的结合。本实施例中，所述第一凹槽204的形成工艺为干法刻蚀工艺。所述干法刻蚀工艺有利于形成较好的凹槽形貌。
44.请参考图6和图7，图6是图7的俯视结构示意图，图7是图6中沿ee1方向的剖面结构示意图，在所述第一凹槽204内形成字线栅极结构205。
45.所述字线栅极结构205的形成方法包括：在第一凹槽204侧壁表面和底部表面、所述第一面201a表面形成栅介质材料层(未图示)；在栅介质材料层上形成栅极材料层(未图示)；平坦化所述栅极材料层和栅介质材料层，直至暴露出第一面201表面，形成初始字线栅极结构；回刻蚀所述初始字线栅极结构，直至暴露出部分所述第一凹槽204侧壁，形成所述字线栅极结构205。
46.所述栅极材料层的材料包括金属或硅；所述栅介质材料层的材料包括氧化物。本
实施例中，所述栅极材料层的材料为钨；所述栅介质材料层的材料为氧化铪。
47.所述字线栅极结构205朝向所述衬底第一面201a的方向上的顶部表面低于所述有源区202的第一面201a表面，为后续在有源区202第一面201a形成第一源漏区提供物理空间。
48.本实施例中，所述字线栅极结构205朝向所述第一面201a的方向上的顶部表面低于所述衬底第一面201a表面。另一实施例中，所述字线栅极结构205朝向所述第一面201a的方向上的顶部表面高于所述衬底第一面201a表面。
49.本实施例中，所述字线栅极结构205的形成方法包括：在所述第一凹槽204内、所述第一面201a表面形成字线栅极材料层；平坦化所述字线栅极材料层直到暴露出所述第一面201a；所述平坦化工艺后，回刻所述字线栅极材料层，以形成所述字线栅极结构205。
50.本实施例中，形成所述字线栅极结构205后，还在所述第一凹槽204内形成绝缘层206，所述绝缘层206的表面与所述第一面201a齐平。
51.本实施例中，后续，形成所述各有源区202内的第二隔离层，所述第二隔离层在所述衬底201表面的投影位于相邻的所述字线栅极结构205在所述衬底201表面的投影之间；自所述第二面201b对所述衬底201进行减薄处理，直到暴露出所述第一隔离层203表面；在所述第一面201a上形成若干位线，在所述减薄处理后的所述第二面201b上形成若干电容，所述位线平行于所述第二方向y，且每条位线与若干所述有源区202电连接，每个所述有源区202与两个电容电连接。所述第二隔离层、所述位线、所述若干电容的形成方法，请参考图8至图15。
52.另一实施例中，后续，形成所述各有源区内的第二隔离层，所述第二隔离层在所述衬底表面的投影位于相邻的所述字线栅极结构在所述衬底表面的投影之间；自所述第二面对所述衬底进行减薄处理，直到暴露出所述第一隔离层表面；在所述减薄厚的第二面上形成若干位线，在所述第一面上形成若干电容，所述位线平行于所述第二方向，且每条位线与若干所述有源区电连接，每个所述有源区与两个电容电连接。
53.请参考图8和图9，图8是图9的俯视结构示意图，图9是图8中沿ee1方向的剖面结构示意图，形成所述各有源区202内的第二隔离层207，所述第二隔离层207在所述衬底201表面的投影位于相邻的所述字线栅极结构205在所述衬底200表面的投影之间。
54.本实施例中，所述第二隔离层207的形成方法包括：在所述衬底201内形成若干第二凹槽(图中未标出)，所述第二凹槽自所述第一面201a向所述第二面201b延伸，所述若干第二凹槽沿第三方向z排列，所述第三方向z与所述第一方向x互相垂直，且所述若干第二凹槽沿第一方向x贯穿若干所述有源区202，所述第二凹槽在所述衬底201表面的投影位于相邻的字线栅极结构205在所述衬底201表面的投影之间，所述第二凹槽在沿所述衬底201表面法线方向的尺寸小于所述第一隔离层203在沿所述衬底201表面法线方向的尺寸；在所述第二凹槽内形成第二隔离层207。
55.形成所述第二隔离层207后，形成所述若干电容前，还包括：自所述第一面201向所述有源区202注入第一掺杂离子，在所述有源区202形成第一源漏区208。
56.所述第一掺杂离子包括n型离子或p型离子。本实施例中，所述第一掺杂离子为n型离子。
57.本实施例中，形成所述第一源漏区208后，形成所述若干电容，所述若干电容的形
成方法，请参考图10和图11。
58.请参考图10和图11，图10是图11的俯视结构示意图，图11是图10中沿ee1方向的剖面结构示意图，形成所述第一源漏区208后，在所述第一面201a和所述第一源漏区208上形成第一介质层209；在所述第一介质层209内形成若干第三凹槽(图中未标出)，所述第三凹槽暴露出所述第一源漏区208表面；在所述第三凹槽内形成所述电容210，一个所述电容210与一个所述第一源漏区208电连接。
59.所述电容210包括：第一电极层(未图示)、第二电极层(未图示)和位于第一电极层与第二电极层之间的介电层(未图示)。
60.所述介电层的形状包括：平面型或“u”型。
61.当所述介电层的形状为平面型时，所述第一电极层的表面平整，所述第二电极层的表面平整。
62.当所述介电层的形状为“u”型时，所述第一电极层的表面为不平整的表面，所述第二电极层的表面为不平整的表面；或者，所述第一电极层的表面平整，所述第二电极层的表面平整。
63.所述第一电极层的材料包括：金属或金属氮化物；所述第二电极层的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
64.本实施例中，所述电容210与所述第一源漏区208之间还具有电容插塞211；所述电容插塞211的形成方法包括：所述第三凹槽内还具有第一开口(图中未标出)，所述第一开口暴露出所述第一源漏区208表面；在所述第一开口内形成所述电容插塞211。其他实施例中，所述电容与所述第一源漏区可以直接接触，而不形成所述电容插塞。
65.所述电容插塞211的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
66.请参考图12和图13，图12是图13的俯视结构示意图，图13是图12中沿ff1方向的剖面结构示意图，自所述第二面201b对所述衬底201进行减薄处理，直到暴露出所述第一隔离层203表面。
67.具体的，本实施例中，形成所述电容210后，自所述第二面201b对所述衬底201进行减薄处理。
68.本实施例中，所述减薄处理方法包括：提供基底300；使所述基底300表面与第二介质层209表面键合；翻转所述基底300和所述衬底201，对所述衬底201第二面201b进行减薄。
69.所述减薄处理的工艺包括机械化学研磨工艺。
70.请参考图14和图15，图14是图15中省略了第二介质层的俯视结构示意图，图15是图14中沿ff1方向的剖面结构示意图，在所述减薄厚的第二面201b上形成若干位线212。
71.所述位线212位于所述第二面201b上，所述位线212的形成方法包括：所述减薄处理后，在所述第二面201b上形成第二介质层213；在所述第二介质层213内形成若干第四凹槽(图中未标出)，所述第四凹槽沿所述第二方向y延伸，且一条所述第四凹槽暴露出若干所述有源区202的部分表面；在所述第四凹槽内形成所述位线212。
72.所述位线212沿第二方向y延伸，所述字线205沿第一方向x延伸，所述位线212与所
述字线205之间具有一定的角度。因此，在同样的芯片单元面积情况下，增加了相邻的位线212之间的距离，减小了位线212之间的寄生电容，从而提高器件的性能。
73.所述位线212的材料包括金属。本实施例中，所述金属为铜。其他实施例中，所述金属可以为铝、钨等。
74.本实施例中，形成所述字线205后，形成所述位线212前，还包括：自所述第二面201b向所述有源区202注入第二掺杂离子，在所述有源区202内形成第二源漏区214。具体地，在所述减薄处理后，形成所述第二源漏区214。
75.所述第二掺杂离子包括n型离子或p型离子。本实施例中，所述第二掺杂离子为n型离子。
76.所述第一源漏区208和所述第二源漏区214之间形成沟道，所述沟道为垂直沟道，利于提高器件的密度，增加器件的集成度。
77.本实施例中，所述位线212与所述第二源漏区214直接接触。其他实施例中，所述位线212与所述有源区202之间还具有位线插塞。具体地，所述位线212与所述第二源漏区214之间还具有位线插塞，所述位线插塞在所述衬底201表面的投影位于相邻的字线栅极结构在所述衬底201表面的投影之间。
78.至此，所述形成的半导体结构，所述若干电容210和所述若干位线212在形成过程中不需要特别的对准工艺，因此简化了工艺的难度；同时，从存储单元陈列来看，单位存储单元为4f2的结构，占据的面积较小，提高了芯片的集成化水平。
79.相应的，本发明一实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图14和图15，包括：衬底201，所述衬底201具有相对的第一面201a和第二面201b，所述衬底201包括若干沿第一方向x和第二方向y阵列排布的有源区202和第一隔离层203，所述第一隔离层203位于相邻有源区202之间，所述第二方向y与所述第一方向x呈锐角夹角，各有源区202在所述第一面201a或所述第二面201b的投影图形为矩形，且所述矩形的长边方向垂直于所述第一方向x；位于所述衬底201内的若干第一凹槽(图中未标出)，所述第一凹槽自第一面201a向第二面201b延伸，若干所述第一凹槽沿第三方向z平行排列，所述第三方向z与所述第一方向x相互垂直，各第一凹槽位于相邻两行有源区202之间，且所述第一凹槽沿第三方向z的两侧还贯穿若干有源区202，且所述第一凹槽的侧壁和底部暴露出部分所述有源区202表面；位于所述第一凹槽内的字线栅极结构205；位于所述各有源区202内的第二隔离层207，所述第二隔离层207在所述衬底201表面的投影位于相邻的所述字线栅极结构205在所述衬底201表面的投影之间；位于第二面201b上的位线212和位于第一面201a上的若干电容210，所述位线212与所述有源区202电连接，所述位线212平行于所述第二方向y且沿所述第一方向x排布，每个所述有源区202与两个电容210电连接。
80.所述半导体结构，从存储单元陈列来看，所述位线212与所述若干电容210分别位于有源区的两侧，单位存储单元为4f2的结构，占据的面积较小，提高了芯片的集成化水平。
81.所述位线212位于第二面201b上，所述若干电容210位于第一面201a上，还包括：位于所述衬底201内的若干第二凹槽(图中未标出)，所述第二隔离层207位于所述第二凹槽内，所述第二凹槽自所述第一面201a向所述第二面201b延伸，若干所述第二凹槽沿第三方向z排列，所述第三方向z与所述第一方向x互相垂直，且所述第二凹槽沿第一方向x贯穿若干所述有源区202，所述第二凹槽在所述衬底201表面的投影位于相邻的字线栅极结构205
在所述衬底201表面的投影之间，所述第二凹槽在沿所述衬底201表面法线方向的尺寸小于所述第一隔离层203在沿所述衬底201表面法线方向的尺寸；位于所述第二隔离层207两侧的所述有源区202内的第一源漏区208，所述第一源漏区208自所述第一面201a向所述第二面201b延伸，一个所述电容210与一个所述第一源漏区208电连接。
82.图16至图21是本发明另一实施例的半导体结构的形成方法中各步骤的结构示意图。
83.本实施例中，所述若干位线位于所述第一面上，所述若干电容位于所述第二面上。所述位线的形成方法，请在图6和图7的基础上，继续参考图16和图17。
84.请参考图16和图17，图16是图17中省略了第二介质层的俯视结构示意图，图17是图16沿hh1方向的剖面结构示意图，在所述第一面201a上形成第二介质层301；在所述第二介质层301内形成若干第四凹槽(图中未标出)，所述第四凹槽沿所述第二方向y延伸，且一条所述第四凹槽暴露出若干所述有源区202的部分表面；在所述第四凹槽内形成所述位线302。
85.本实施例中，具体地，在形成所述绝缘层206后，形成所述第二介质层301。
86.所述位线302的材料包括金属。本实施例中，所述金属为铜。其他实施例中，所述金属可以为铝、钨等。
87.所述位线302沿第二方向y延伸，所述字线205沿第一方向x延伸，所述位线302与所述字线205之间具有一定的角度。因此，在同样的芯片单元面积情况下，增加了相邻的位线302之间的距离，减小了位线302之间的寄生电容，从而提高器件的性能。
88.本实施例中，形成所述字线栅极结构后，形成所述位线前，还包括：自所述第一面201a向所述有源区202注入第二掺杂离子，在所述有源区202内形成第二源漏区303。
89.所述第二掺杂离子包括n型离子或p型离子。本实施例中，所述第二掺杂例子为n型离子。
90.本实施例中，所述位线302与所述有源区202之间还具有位线插塞304，所述位线插塞304在所述衬底201表面的投影位于相邻的字线栅极结构205在所述衬底201表面的投影之间；所述位线插塞304的形成方法包括：所述第四凹槽内还具有第二开口，所述第二开口暴露出所述第二源漏区303；在所述第二开口内形成所述位线插塞304。具体的，所述位线插塞304位于所述位线302与所述第二源漏区303之间。
91.其他实施例中，所述位线302与所述有源区202直接接触，可以不形成所述位线插塞。
92.请参考图18和图19，图18是图19的俯视结构示意图，图19是图18沿nn1方向的剖面结构示意图，自所述第二面201b对所述衬底201进行减薄处理，直到暴露出所述第一隔离层203表面。
93.本实施例中，具体地，形成所述位线302后，自所述第二面201b对所述衬底201进行减薄处理。
94.所述减薄处理方法包括：提供基底400；使所述基底400表面与第二介质层301表面键合；翻转所述基底400和所述衬底201，对所述衬底201第二面201b进行减薄。
95.所述减薄处理的工艺包括机械化学研磨工艺。
96.请继续参考图18和图19，所述减薄处理后，形成所述若干电容前，在所述衬底内形
成若干第二凹槽(图中未标出)，所述若干第二凹槽自所述第二面201b向所述第一面201a延伸，所述若干第二凹槽沿第三方向z排列，所述第三方向z与所述第一方向x互相垂直，且所述第二凹槽沿第一方向x贯穿若干所述有源区202，所述第二凹槽在所述衬底201表面的投影位于相邻的字线栅极结构205在所述衬底201表面的投影之间，所述第二凹槽在沿所述衬底201表面法线方向的尺寸小于所述第一隔离层203在沿所述衬底201表面法线方向的尺寸；在所述第二凹槽内形成第二隔离层305。
97.参考图20和图21，图20是图21的俯视结构示意图，图21是图20沿nn1方向的剖面结构示意图，形成所述第二隔离层305后，形成所述若干电容前，还包括：自所述第二面201b向所述有源区202注入第一掺杂离子，在所述有源区202形成第一源漏区306。
98.所述第一掺杂离子包括n型离子或p型离子。本实施例中，所述第一掺杂离子为n型离子。
99.所述第一源漏区306和所述第二源漏区303之间形成沟道，所述沟道为垂直沟道，利于提高器件的密度，增加器件的集成度。
100.请继续参考图20和图21，形成所述第一源漏区306后，在所述第二面201b和所述第一源漏区306上形成第一介质层307；在所述第一介质层307内形成若干第三凹槽(图中未标出)，所述第三凹槽暴露出所述第一源漏区306表面；在所述第三凹槽内形成所述若干电容308，一个所述电容308与一个所述第一源漏区306电连接。
101.所述电容308包括：第一电极层(未图示)、第二电极层(未图示)和位于第一电极层与第二电极层之间的介电层(未图示)。
102.所述介电层的形状包括：平面型或“u”型。
103.当所述介电层的形状为平面型时，所述第一电极层的表面平整，所述第二电极层的表面平整。
104.当所述介电层的形状为“u”型时，所述第一电极层的表面为不平整的表面，所述第二电极层的表面为不平整的表面；或者，所述第一电极层的表面平整，所述第二电极层的表面平整。
105.所述第一电极层的材料包括：金属或金属氮化物；所述第二电极层的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
106.本实施例中，所述电容308与所述第一源漏区306之间还具有电容插塞309；所述电容插塞309的形成方法包括：所述第三凹槽内还具有第一开口(图中未标出)，所述第一开口暴露出所述第一源漏区306表面；在所述第一开口内形成所述电容插塞309。其他实施例中，所述电容与所述第一源漏区可以直接接触，而不形成所述电容插塞。
107.所述电容插塞309的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
108.至此，所述形成的半导体结构，所述若干电容308和所述若干位线302在形成过程中不需要特别的对准工艺，因此简化了工艺的难度；同时，从存储单元陈列来看，位线与电容分别位于有源区的两侧，单位存储单元为4f2的结构，占据的面积较小，提高了芯片的集成化水平。
109.相应的，本发明一实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图21，包括：衬底201，所述衬底201具有相对的第一面201a和第二面201b，所述衬底201包括若干沿第一方向x和第二方向y阵列排布的有源区202和第一隔离层203，所述第一隔离层203位于相邻有源区202之间，所述第二方向y与所述第一方向x呈锐角夹角，各有源区202在所述第一面201a或所述第二面201b的投影图形为矩形，且所述矩形的长边方向垂直于所述第一方向x；位于所述衬底201内的若干第一凹槽(图中未标出)，所述第一凹槽自第一面201a向第二面201b延伸，若干所述第一凹槽沿第三方向z平行排列，所述第三方向z与所述第一方向x相互垂直，各第一凹槽位于相邻两行有源区202之间，且所述第一凹槽沿第三方向z的两侧还贯穿若干有源区202，且所述第一凹槽的侧壁和底部暴露出部分所述有源区202表面；位于所述第一凹槽内的字线栅极结构205；位于所述各有源区202内的第二隔离层305，所述第二隔离层305在所述衬底201表面的投影位于相邻的所述字线栅极结构205在所述衬底201表面的投影之间；位于第一面201a上的若干位线302和位于第二面201b上的若干电容308，所述位线302平行于所述第二方向y，且每条位线302与一组若干所述有源区202电连接，每个所述有源区202与两个电容308电连接。
110.所述半导体结构，从存储单元陈列来看，位线与电容分别位于有源区的两侧，单位存储单元为4f2的结构，占据的面积较小，提高了芯片的集成化水平。
111.所述若干位线302位于第一面201a上，所述若干电容308位于所述第二面201b上，还包括：位于所述衬底201内的若干第二凹槽(图中未标出)，所述第二隔离层305位于所述第二凹槽内，所述若干第二凹槽自所述第二面向所述第一面201b延伸，所述若干第二凹槽沿第三方向z排列，所述第三方向z与所述第一方向x互相垂直，且所述第二凹槽沿第一方向x贯穿若干所述有源区202，所述第二凹槽在所述衬底201表面的投影位于相邻的字线栅极结构205在所述衬底201表面的投影之间，所述第二凹槽在沿所述衬底201表面法线方向的尺寸小于所述第一隔离层203在沿所述衬底201表面法线方向的尺寸；位于所述第二隔离层305两侧的所述有源区202内的第一源漏区306，一个所述电容308与一个所述第一源漏区306电连接。
112.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。