三维存储器及其制备方法与流程

1.本技术涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3d nand)的结构及其制备方法。


背景技术：

2.常规的三维存储器中堆叠的金属栅极层为阶梯形貌，每一个阶梯台阶面与垂直金属连线(字线接触)独立连接，形成存储字线区。在传统三维存储器制备工艺中，台阶形貌的存储结构通常于前道工艺中通过刻蚀形成，而字线接触则在后道工艺中形成。字线接触的形成需要首先通过垂直刻蚀介质层以形成达到栅极层的连接通道，并在后续工艺中通过在连接通道中沉积金属材料形成与栅极层导通的垂直金属连线。
3.然而，随着三维存储器堆叠层数越来越多，以及三维存储器包括的介质薄膜层(例如，氧化硅层、氮化硅层、多晶硅层和原硅酸四乙酯(teos)层)变得越来越复杂，在传统三维存储器制备工艺中，上述达到栅极层的连接通道需要刻蚀的深度越来越深，并且刻蚀形成连接通道时的套准精度也越来越低，因而，在形成连接通道的过程中极易造成栅极层击穿。在这种情况下，在连接通道中填充导电材料之后，会导致不同栅极层之间的短接(即不同层之间的字线桥接)，从而引发存储器的失效。


技术实现要素：

4.本技术提供了一种可至少部分解决相关技术中存在的上述问题的三维存储器及其制备方法。
5.本技术一方面提供了一种制备三维存储器的方法，所述方法包括：在衬底的第一表面限定预设区域，并在所述第一表面的、除所述预设区域之外的部分形成支撑层；在所述支撑层的外表面以及所述预设区域共形覆盖叠层结构，所述叠层结构包括交替叠置的牺牲层和绝缘层；去除部分所述叠层结构，以保留所述叠层结构的、与所述支撑层的侧表面以及所述预设区域对应的部分，其中所述侧表面为所述外表面在垂直于所述第一表面的方向的部分；去除所述牺牲层以形成牺牲间隙；以及在所述牺牲间隙内填充导电材料以形成所述三维存储器的栅极层和与所述栅极层连通的字线接触。
6.在本技术的一个实施方式中，所述侧表面为所述外表面在垂直于所述第一表面的方向的部分。
7.在本技术的一个实施方式中，去除部分所述叠层结构包括：去除部分所述叠层结构以使所述叠层结构位于所述侧表面的部分在垂直于所述第一表面的方向的长度等于所述字线接触的最大预期高度。
8.在本技术的一个实施方式中，所述支撑层的厚度不小于所述字线接触的最大预期高度。
9.在本技术的一个实施方式中，其中保留的所述叠层结构位于所述侧表面的部分暴露于第二表面，所述第二表面与所述第一表面相对，且所述牺牲层包括依次叠置的第一牺
牲层和第二牺牲层，在去除所述牺牲层以形成牺牲间隙之前，所述方法还包括：去除所述第一牺牲层暴露在所述第二平面的部分，以使所述第一牺牲层相对于所述第二牺牲层在垂直于所述第一表面的方向形成凹陷；以及采用绝缘材料填充所述凹陷。
10.在本技术的一个实施方式中，在所述牺牲间隙内填充导电材料之后，所述方法还包括：在所述第二牺牲层暴露在所述第二平面的部分上形成与所述三维存储器的外围器件互连的触点。
11.在本技术的一个实施方式中，其中保留的所述叠层结构位于所述侧表面的部分暴露于第二表面，所述第二表面与所述第一表面相对，且所述侧表面包括位于所述预设区域的两侧、相对的第一侧表面和第二侧表面，所述叠层结构包括位于所述第一侧表面的第一分布和位于所述第二侧表面的第二分布，其中，在去除所述牺牲层以形成牺牲间隙之前，所述方法还包括：去除所述第一分布的所述第一牺牲层暴露在所述第二平面的部分，以使所述第一分布的所述第一牺牲层相对于所述第一分布的所述第二牺牲层在垂直于所述第一表面的方向形成第一凹陷；去除所述第二分布的所述第二牺牲层暴露在所述第二平面的部分，以使所述第二分布的所述第二牺牲层相对于所述第二分布的所述第一牺牲层在垂直于所述第一表面的方向形成第二凹陷；以及采用绝缘材料填充所述第一凹陷和所述第二凹陷。
12.在本技术的一个实施方式中，在所述牺牲间隙内填充导电材料之后，所述方法还包括：在所述第一分布的所述第二牺牲层暴露在所述第二平面的部分上形成与所述三维存储器的外围器件互连的触点；以及在所述第二分布的所述第一牺牲层暴露在所述第二平面的部分上形成与所述三维存储器的外围器件互连的触点。
13.在本技术的一个实施方式中，在形成凹陷之前或在形成第一凹陷和第二凹陷之前，所述方法还包括：对所述第二表面进行平坦化处理。
14.在本技术的一个实施方式中，形成凹陷或形成第一凹陷和第二凹陷的方法包括：采用光刻工艺去除所述第一牺牲层暴露在所述第二平面的部分，或采用光刻工艺分别去除所述第一分布的所述第一牺牲层暴露在所述第二平面的部分和所述第二分布的所述第二牺牲层暴露在所述第二平面的部分。
15.在本技术的一个实施方式中，制备所述支撑层的材料包括正硅酸乙酯。
16.在本技术的一个实施方式中，去除所述牺牲层以形成牺牲间隙包括：在所述叠层结构位于所述预设区域的部分形成沟道孔以及与所述沟道孔具有间距的栅极间隙，其中所述沟道孔和所述栅极间隙贯穿所述叠层结构并延伸至所述衬底；以及经由所述栅极间隙去除所述牺牲层以形成牺牲间隙。
17.在本技术的一个实施方式中，所述方法还包括：在所述沟道孔的内壁依次形成功能层和沟道层；在形成所述三维存储器的栅极层和与所述栅极层连通的字线接触之后，去除部分所述衬底和部分所述功能层，以暴露所述沟道层的侧面的一部分和底部；以及在所述衬底的远离所述叠层结构的一侧形成连接暴露的所述沟道层的导电层。
18.本技术另一方面提供了一种三维存储器，包括：衬底；叠层结构，设置于所述衬底上，所述叠层结构包括形成多个阶梯台阶的栅极层以及与所述栅极层对应且彼此连通的字线接触，其中，所述字线接触与所述栅极层为一体成型结构。
19.在本技术的一个实施方式中，所述字线接触包括交替排列的第一字线接触和第二
字线接触，所述第一字线接触连接至与所述三维存储器的外围器件互连的触点。
20.在本技术的一个实施方式中，所述第二字线接触上方形成有填充绝缘层，以与所述三维存储器的外围器件互连的触点绝缘。
21.在本技术的一个实施方式中，所述字线接触对称分布在所述阶梯台阶两侧形成第一分布和第二分布，并包括交替排列的第一字线接触和第二字线接触，其中，所述第一部分的所述第一字线接触连接至与所述三维存储器的外围器件互连的触点；以及所述第二部分的所述第二字线接触连接至与所述三维存储器的外围器件互连的触点。
22.在本技术的一个实施方式中，所述第一部分的所述第二字线接触上方形成有填充绝缘层，以与所述三维存储器的外围器件互连的触点绝缘；以及所述第二部分的所述第一字线接触上方形成有填充绝缘层，以与所述三维存储器的外围器件互连的触点绝缘。
23.在本技术的一个实施方式中，所述三维存储器为三维nand存储器。
24.根据本技术一个实施方式提供的三维存储器及其制备方法，通过一体成型三维存储器的栅极层以及与栅极层连通的字线接触，可简化三维存储器的制备工艺，在实现栅极层与字线接触有效连通的同时缩小栅极层的、与字线接触接触部分的面积，提高三维存储器的集成度及性能。
25.此外，根据本技术的至少一个实施方式，通过在阶梯形貌的栅极层的两侧形成对称分布的字线接触，并在单侧字线接触中实现间隔设置与外围器件互连的触点，可增大字线接触与外围器件互连的接触面的面积，并保证字线接触与相应的外围器件互连触点有效连通。
附图说明
26.通过阅读参照以下附图所作的对非限制性实施例的详细描述，本技术的其它特征、目的和优点将会变得更明显。其中：
27.图1是根据本技术一个实施方式的三维存储器的制备方法流程图；
28.图2至图19是根据本技术一个实施方式的制备方法的工艺示意图；以及
29.图20是常规三维存储器的局部剖面示意图。
具体实施方式
30.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
31.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本技术的教导的情况下，本技术中讨论的第一侧也可被称作第二侧，第一表面也可称为第二表面，反之亦然。
32.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量
值或计算值中的固有偏差。
33.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
34.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
35.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本技术。
36.此外，在本技术中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
37.图1是根据本技术一个实施方式的三维存储器的制备方法1000的流程图。如图1所示，本技术提供一种三维存储器的制备方法1000包括：
38.s1，在衬底的第一表面限定预设区域，并在第一表面的、除预设区域之外的部分形成支撑层。
39.s2，在支撑层的外表面以及预设区域共形覆盖叠层结构，叠层结构包括交替叠置的牺牲层和绝缘层。
40.s3，去除部分叠层结构，以保留叠层结构的、与支撑层的侧表面以及预设区域对应的部分，其中侧表面为外表面在垂直于第一表面的方向的部分。
41.s4，去除牺牲层以形成牺牲间隙。
42.s5，在牺牲间隙内填充导电材料以形成三维存储器的栅极层和与栅极层连通的字线接触。
43.下面将结合图2至图19详细说明上述制备方法1000的各个步骤的具体工艺。
44.步骤s1
45.图2是根据本技术一个实施方式制备方法的、在衬底100上形成原始支撑层200’后所形成的结构的剖面示意图。
46.如图2所示，步骤s1在衬底的第一表面限定预设区域，并在第一表面的、除预设区域之外的部分形成支撑层可例如包括：制备衬底100；以及在衬底100的第一表面形成原始支撑层200’；以及去除原始支撑层200’的位于预设区域01的部分。
47.具体地，在本技术的一个实施方式中，衬底100的制备材料可选择任何适合的半导体材料，例如可为单晶硅(si)、单晶锗(ge)、硅锗(gesi)、碳化硅(sic)、绝缘体上硅(soi)、绝缘体上锗(goi)或砷化镓等
ⅲ‑ⅴ
族化合物。进一步地，衬底100可选择单晶硅。
48.在本技术的另一实施方式中，衬底100可例如是复合衬底，用于支撑在其上的器件
结构。可通过诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺依次设置多个由不同材料制备的层以形成衬底100。
49.衬底100可包括衬底牺牲层，衬底牺牲层可包括单层、多层或合适的复合层。例如，衬底牺牲层可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。作为一种选择，衬底牺牲层可以是高介电常数介质层，作为另一种选择，衬底牺牲层可包括依次设置的介质层、牺牲层和介质层，其中，介质层可以是氮化硅层，牺牲层可以是氧化硅层。作为另一种选择，衬底牺牲层可包括电介质材料、半导体材料和导电材料中的任意一个或多个。例如，牺牲层可以是单晶硅或多晶硅，具体地，在本技术的一个实施方式中，形成牺牲层的示例性材料可以是多晶硅。
50.衬底100的部分区域还可形成经由离子注入或扩散工艺由n型或p型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(p)、砷(as)和锑(sb)中的任意一种或组合。在本技术的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，阱区的掺杂浓度可相同也可不同，本技术对此不作限定。
51.衬底100具有相对的第一表面110和第二表面。在本技术的一个实施方式中，可将衬底100的预设置叠层结构的表面设定为第一表面110。可在衬底100的第一表面110上限定预设区域01(如图3所示)。进一步地，还可将第一表面110划分为两个区域：预设区域01和周边区域，其中周边区域包括第一表面110除了预设区域01外的其他区域，周边区域可包围预设区域01。
52.进一步地，可通过一个或多个薄膜沉积工艺在第一表面110上形成原始支撑层200’，薄膜沉积工艺可包括但不限于cvd、pvd、ald或其任何组合，本技术对此不作限定。
53.在本技术的一个实施方式中，可采用例如正硅酸乙酯(teos)材料，通过cvd、ald或其任何合适的薄膜沉积工艺形成原始支撑层200’。进一步地，作为一种选择，还可在原始支撑层200’的上表面(远离衬底100的表面)形成盖层210’。原始支撑层200’的厚度h1应不小于三维存储器的多个字线接触的、沿垂直于第一表面110方向的最大预期高度，其中多个字线接触的最大预期高度为与后续形成的最靠近衬底的栅极层电连接的字线接触沿垂直于第一表面110方向高度。
54.图3是根据本技术一个实施方式制备方法的、去除原始支撑层200’位于预设区域01的部分后所形成的结构的剖面示意图。
55.参考图3，去除支撑层位于预设区域的部分可具体为通过例如干法刻蚀工艺、湿法刻蚀工艺或任何合适的刻蚀工艺的组合去除原始支撑层200’的位于预设区域01的部分，仅保留原始支撑层200’位于例如周边区域的部分以形成支撑层220’。例如，在本技术一个实施方式中，在选择正硅酸乙酯材料制备原始支撑层200’的情况下，可通过湿法刻蚀工艺去除原始支撑层200’位于预设区域01的部分，进而暴露出预设区域01。去除原始支撑层200’位于预设区域01的部分后形成的支撑层220’的侧剖面可呈l型(如图3所示)或凹字型。
56.步骤s2
57.图4是根据本技术一个实施方式制备方法的、形成叠层结构200后所形成的结构的剖面示意图。
58.参考图4，步骤s2在支撑层的外表面以及预设区域共形覆盖叠层结构，叠层结构包括交替叠置的牺牲层和绝缘层可具体为：可通过一个或多个薄膜沉积工艺在支撑层220’的
外表面以及预设区域01形成叠层结构200。薄膜沉积工艺可包括但不限于cvd、pvd、ald或其任何组合，本技术对此不作限定。
59.叠层结构200可包括多对彼此交替地堆叠的绝缘层210和栅极牺牲层220。例如，叠层结构200可包括64对、128对或多于128对的绝缘层210和栅极牺牲层220。在一些实施方式中，绝缘层210和栅极牺牲层220可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成绝缘层210和栅极牺牲层220的示例性材料分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层。
60.上文中对单个叠层结构的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，可采用双堆叠技术或多堆叠技术形成通过在叠层结构的厚度的方向上依次堆叠的多个子叠层结构形成叠层结构，其中，每个子叠层结构可包括多个交替层叠设置的绝缘层和栅极牺牲层。每个子叠层结构的层数可相同，也可不同。由于在上文中描述的单个叠层结构的制备工艺涉及的内容和结构可完全或部分地适用于在这里描述的包括多个子叠层结构形成的叠层结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多叠层结构或单叠层结构的基础上进行后续制备工艺。
61.在本技术的一个实施方式中，可将叠层结构200的堆叠方向(与衬底100垂直的方向)限定为第一方向(z方向)。叠层结构200包括在z方向具有高度差为h2的两部分，其中第一部分位于预设区域01，第二部分位于预设区域01的一侧或两侧，具体地分布在支撑层220’的外表面(例如，支撑层220’的上表面和侧表面)。高度差h2为叠层结构200中第一部分的上表面(第一部分远离衬底100的表面)与叠层结构200中第二部分的上表面(第二部分远离衬底100的表面)之间的高度差。
62.此外，在本技术的一个实施方式中，在形成叠层结构200后，还可在叠层结构200的上表面(沿z方向远离衬底100的表面)形成叠层结构盖层250。作为一种选择，可采用例如正硅酸乙酯(teos)材料，通过cvd、ald或其任何组合形成叠层结构盖层250。
63.常规的三维存储器中堆叠的金属栅极层为阶梯形貌，每一个阶梯台阶面与垂直金属连线(字线接触)独立连接，形成存储字线(word
‑
line)区。在传统三维存储器制备工艺中，台阶形貌的存储结构通常于前道工艺中通过刻蚀形成，而字线接触则在后道工艺中形成。字线接触的形成需要首先通过垂直刻蚀介质层以形成达到栅极层的连接通道，并在后续工艺中通过在连接通道中沉积金属材料形成与栅极层导通的垂直金属连线。然而，随着三维存储器堆叠层数越来越多，以及三维存储器包括的介质薄膜层(例如，氧化硅层、氮化硅层、多晶硅层和原硅酸四乙酯(teos)层)变得越来越复杂，在传统三维存储器制备工艺中，上述达到栅极层的连接通道需要刻蚀的深度越来越深，并且刻蚀形成连接通道时的套准精度也越来越低，因而，在形成连接通道的过程中极易造成栅极层击穿。在这种情况下，在连接通道中填充导电材料之后，会导致不同栅极层之间的短接(即不同层之间的字线桥接)，从而引发存储器的失效。
64.为了解决上述问题，在常规的三维存储器制备工艺中，通常通过多次刻蚀和修整的方法来形成达到栅极层的连接通道。或者，如图20所示，通过加厚、加大叠层结构2中与连接通道3接触栅极层的端部4，以降低在连接通道形成过程中导致的不同栅极层之间的字线
桥接。然而，上述常规的三维存储器制备工艺采用多次繁琐的刻蚀和修整过程易造成晶圆变形且增加了三维存储器的制作工序和成本。在加厚、加大与连接通道接触栅极层的端部的同时，会降低三维存储器的集成度及性能。
65.本技术提供的三维存储器及其制备方法无需刻蚀工艺形成栅极层的阶梯形貌，通过采用一体成型工艺制备三维存储器的栅极层以及与栅极层连通的字线接触，可简化三维存储器的制备工艺，在实现栅极层与字线接触有效连通的同时缩小栅极层的、与字线接触接触部分的面积，提高三维存储器的集成度及性能。
66.下面将结合图5至图9详细说明形成栅极层以及与栅极层连通的字线接触的具体工艺。
67.步骤s3
68.图5是根据本技术一个实施方式制备方法的、去除部分叠层结构200，以形成与第一表面110相对的第二表面240后所形成的结构的剖面示意图。图6是根据本技术一个实施方式制备方法的、对第二表面240进行平坦化处理后所形成的结构的剖面示意图。图7是根据本技术一个实施方式制备方法的、在平坦化处理后的第二表面240上涂覆光刻胶层11后所形成的结构的剖面示意图。图8是根据本技术一个实施方式制备方法的、对涂覆的光刻胶层11进行处理后所形成光刻胶层11’后的结构的剖面示意图。图9是根据本技术一个实施方式制备方法的、去除未涂覆光刻胶11’的牺牲层以形成凹陷12后所形成的结构的剖面示意图。
69.如图5至图9所示，步骤s3去除部分叠层结构，以保留叠层结构的、与支撑层的侧表面以及预设区域对应的部分，其中侧表面为外表面在垂直于第一表面的方向的部分可例如包括：去除部分叠层结构200以保留叠层结构200的、与支撑层220’的侧表面以及预设区域01对应的部分，并形成第二表面240，其中第二表面与第一表面110相对，侧表面为支撑层220’在z方向的表面；对第二表面240进行平坦化处理；在第二表面涂覆光刻胶层11；对涂覆的光刻胶层11进行处理后所形成光刻胶层11’；以及去除未涂覆光刻胶11’的牺牲层暴露在第二表面240的部分以形成凹陷12。
70.具体地，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合去除分布在支撑层220’的上表面的叠层结构200，或去除分布在支撑层220’的上表面和部分侧表面的叠层结构200，以保留叠层结构200的、与支撑层220’的侧表面以及预设区域01对应的部分，并形成与第一表面110相对的第二表面240。换言之，去除叠层结构200在支撑层220’的上表面的部分，并缩短叠层结构200在z方向的高度，将剩余叠层结构200的最大高度h3保留为三维存储器的多个字线接触在z方向的最大预期高度。经过上述工艺后，叠层结构200仅包括位于预设区域01的部分以及位于支撑层220’的侧表面的部分，并且叠层结构200位于侧表面的部分在z方向暴露于第二表面240。
71.进一步地，可对第二表面240执行诸如研磨速率较低的化学机械抛光工艺(buffer cmp)的平坦化处理。通过平坦化处理能够更容易地使暴露在第二表面的叠层结构的高度保持一致，有利于后续形成的字线接触与外围电路形成良好的连通。
72.此外，根据本技术的至少一个实施方式，可在字线接触中实现间隔设置与外围器件互连的触点，以增大字线接触与外围器件互连的接触面的面积，从而可保证字线接触与相应的外围器件互连触点有效连通。
73.具体地，如图7和图8所示，叠层结构200的牺牲层220包括依次叠置的第一牺牲层221和第二牺牲层222，叠层结构200沿z方向延伸并暴露于第二表面240的部分中第一牺牲层221比邻于第二牺牲层222。可在第二表面240涂覆光刻胶层11，并选择性去除部分光刻胶11以形成光刻胶11’，光刻胶11’覆盖下个工艺步骤中不预去除的牺牲层，例如第二牺牲层222，相反地，未被光刻胶11’覆盖的牺牲层，例如第一牺牲层221，将会通过下个工艺步骤中实施的光刻工艺被去除。
74.如图9所示，通过上述选择性光刻工艺步骤，可使例如第一牺牲层221相对于第二牺牲层222在垂直于第一表面的方向(z方向)形成凹陷12。进一步地，还可采用诸如氧化物等绝缘材料填充凹陷12形成填充绝缘层260(如图13所示)以填充第一牺牲层221的凹陷12，以及采用例如机械化学研磨(chemical mechanical polishing，cmp)对填充绝缘层260进行研磨减薄处理。通过上述工艺，可使后续在将牺牲替换为导电层之后(形成字线接触后)，字线接触中仅有与第二牺牲层对应的部分上可形成与三维存储器的外围器件互连的触点。通过上述工艺过程，可增大字线接触与外围器件互连的接触面的面积，从而可保证字线接触与相应的外围器件互连触点有效连通。
75.此外，根据本技术的至少一个实施方式，叠层结构200还可包括对称结构，换言之，参考图3、图10和图11，在步骤s2去除原始支撑层200’位于预设区域01的部分后形成的中间体的侧剖面可呈凹字型。支撑层200’具有在z方向的侧表面，且该侧表面包括位于预设区域01的两侧、相对的第一侧表面和第二侧表面。相应地，后续形成的叠层结构200包括在支撑层200’的第一侧表面上形成的第一分布201和在支撑层200’的第二侧表面上形成的第二分布202。
76.如图7、图8、图11和图12所示，可在第一分布201的第二牺牲层222暴露在第二平面240的部分上涂覆光刻胶11’，同时在第二分布202的第一牺牲层221暴露在第二平面240的部分上涂覆光刻胶11’，以使得在第一分布201中，第一牺牲层221相对于第二牺牲层222在z方向形成第一凹陷；在第二分布202中，第二牺牲层222相对于第一牺牲层221在z方向形成第二凹陷。进一步地，还可采用诸如氧化物等绝缘材料形成填充层以填充第一凹陷和第二凹陷，以及采用例如机械化学研磨(chemical mechanical polishing，cmp)对填充层进行研磨减薄处理。上述工艺步骤可使后续在将牺牲替换为导电层之后(形成字线接触后)，第一分布201的字线接触中仅有与第二牺牲层对应的部分上可形成与三维存储器的外围器件互连的触点，第二分布202的字线接触中仅有与第一牺牲层对应的部分上可形成与三维存储器的外围器件互连的触点。如图12所示，通过在阶梯形貌的栅极层的两侧形成对称分布的字线接触，并在单侧字线接触中实现间隔设置与外围器件互连的触点177，可增大字线接触与外围器件互连的接触面的面积，从而可保证字线接触与相应的外围器件互连触点有效连通。形成与外围器件互连的触点177的工艺将在下文中详细介绍。
77.步骤s4
78.图13是根据本技术一个实施方式制备方法的、形成栅极层230和与栅极层230连通的字线接触172后所形成的结构的剖面示意图。
79.如图13所示，步骤s4去除牺牲层以形成牺牲间隙可例如包括：在叠层结构200位于预设区域01的部分形成沟道孔310以及与沟道孔310具有间距的栅极间隙410，其中沟道孔310和栅极间隙410贯穿叠层结构200并延伸至衬底100；以及经由栅极间隙410去除牺牲层
220以形成牺牲间隙。
80.具体地，沟道结构300包括填充有半导体层和复合电介质层的沟道孔310。沟道孔310可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。沟道孔310可具有贯穿叠层结构200并延伸至衬底100的圆柱形或柱形形状。
81.进一步地，在采用双堆叠技术或多堆叠技术形成叠层结构后，叠层结构可包括n个子叠层结构，相应地，沟道孔也可包括n
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m个子沟道孔，其中每个子叠层结构可包括m个子沟道孔，其中m≥1，且n≥2。采用双堆叠技术或多堆叠技术在叠层结构中形成沟道孔可包括：在衬底的一侧形成第一子叠层结构并形成m个贯穿第一子叠层结构以及延伸至衬底中的第一子沟道孔；继续形成后续子叠层结构和子沟道孔，直到形成第n子叠层结构和位于第n子叠层结构中的m个子沟道孔，之后在除第n子叠层结构之外的n
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1个子叠层结构中相应的子沟道孔内填入填孔牺牲层；以及基于第n子叠层结构的m个子沟道孔去除n
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1个子叠层结构中的填孔牺牲层，使得n个子叠层结构中上下相邻的子沟道孔彼此至少部分对准以得到m个沟道孔。
82.在形成沟道孔310后，可通过诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺在沟道孔310的内壁(内侧壁和靠近衬底100的底部)上依次形成功能层320和沟道层330。
83.功能层320可包括在沟道孔310的内壁上形成的以阻挡电荷流出的阻挡层(未示出)、在阻挡层的表面上以在三维存储器的操作期间存储电荷的电荷捕获层(未示出)、以及在电荷捕获层的表面上的隧道绝缘层(未示出)。阻挡层可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于阻挡层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、另一种宽带隙材料等。电荷捕获层可包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于电荷捕获层的材料可包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、另一种宽带隙材料等。隧道绝缘层可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于隧道绝缘层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、另一种宽带隙材料等。
84.在一些实施方式中，功能层320可包括氧化物
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氮化物
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氧化物(ono)结构。然而，在一些其他实施方式中，功能层320可具有不同于ono配置的结构。例如，功能层320可包括氧化硅层、氮化硅层和另一氧化硅层。
85.沟道层330能够用于输运所需的电荷(电子或空穴)。在一些实施方式中，沟道层330可包括硅，例如非晶硅、多晶硅或单晶硅。根据本技术的一个示例性实施方式，沟道层330的材质包括但不限于p型掺杂的多晶硅。与沟道孔310类似，沟道层330也延伸穿过叠层结构200并进入衬底100中。
86.与沟道结构300具有间距的栅极间隙410可用于去除叠层结构200中的牺牲层220以形成牺牲间隙。栅极间隙结构400包括贯穿叠层结构200的栅极间隙410和设置于栅极间隙410中的填充层420。叠层结构200可通过栅极间隙结构400被划分为多个存储块。在一些实施方式中，属于存储块的三维存储器单元可在块擦除操作中一起被重置。进一步地，一对栅极间隙结构400可在其间限定了一个存储块。一个或多个附加的栅极间隙结构400可形成在一对栅极间隙结构400之间。
87.栅极间隙410可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。栅极间隙410可延伸穿过叠层结构200，并延伸至衬底100。基于栅极间隙410去除栅极牺牲层220以形成牺牲间隙，并在形成栅极层230后在栅极间隙410中设置填充层420。具体地，可将栅极间隙410作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺去除叠层结构200中的全部栅极牺牲层220(如图9所示)以形成牺牲间隙。此外，还可选择例如氧化物等电介质材料填充栅极间隙410，以形成填充层420。作为一种选择，还可选择与绝缘层210相同的材料进行填充，例如氧化硅。
88.步骤s5
89.图14是根据本技术一个实施方式制备方法的、形成字线接触172的过孔174后所形成的结构的剖面示意图。图15是根据本技术一个实施方式制备方法的、形成外围接触171后所形成的结构的剖面示意图。图16是根据本技术一个实施方式制备方法的、形成与外围器件互连的触点177后所形成的结构的剖面示意图。图17是根据本技术一个实施方式制备方法的、与外围器件3000连接后所形成的结构的剖面示意图。
90.如图13至图17所示，步骤s5在牺牲间隙内填充导电材料以形成栅极层和与栅极层连通的字线接触可例如包括：在牺牲间隙内形成栅极层230和字线接触172；在部分字线接触172的上方形成过孔174；形成外围接触171；以及在部分字线接触172的上方形成与外围器件互连的触点177。
91.具体地，可采用例如cvd、pvd、ald或其任何组合等薄膜沉积工艺在牺牲间隙中形成栅极层230，同时形成与栅极层230连通的字线接触172。栅极层230和字线接触172可选用导电材料，例如钨(w)、钴(co)、铜(cu)、铝(al)、掺杂晶体硅或者硅化物中的任意一种或者组合。字线接触172为连接栅极层230(或者称为字线230)的连接导体，作为一种选择，字线接触172可以是导线。在本技术提供的三维存储器的制备方法中，可通过一体成型工艺形成三维存储器的栅极层以及与栅极层连通的字线接触，从而简化三维存储器的制备工艺，在实现栅极层与字线接触有效连通的同时缩小栅极层的、与字线接触接触部分的面积，提高三维存储器的集成度及性能。
92.进一步地，制备三维存储器的方法1000还包括在栅极层230与至少一个绝缘层210之间形成栅极介电层(高介电常数介质层，未示出)和粘合层(未示出)。采用例如cvd、pvd、ald或其任何组合的沉积工艺经由栅极间隙410在已形成的牺牲间隙中依次形成栅极介电层和粘合层。在本技术的一些实施方式中，栅极介电层还可形成在栅极间隙410的内侧壁上。粘合层可加强栅极层230与绝缘层210之间的连接，可选择能够阻挡金属离子扩散并且具有导电性的材料制备，例如氮化钛(tin)、氮化铊(tan)或其组合等。
93.在形成栅极层230和字线接触172之后，可在由第二牺牲层222(如图9所示)通过置换形成的字线接触172的上方(暴露在所述第二平面的部分)形成过孔174。进一步地，还可仅在由第二牺牲层222(如图9所示)通过置换形成的字线接触172的上方形成与三维存储器的外围器件互连的触点177。此外，在形成互连触点177之前，本技术制备三维存储器的方法还包括形成外围接触171。本技术提供的三维存储器制备方法中，通过间隔设置与外围器件互连的触点，可增大形成字线接触与外围器件互连触点的开孔尺寸，保证字线接触与相应的外围器件互连触点有效连通。
94.具体地，如图14和15所示，可执行cvd或pvd工艺以在叠层结构上方沉积电介质材
料(例如，氧化硅或氮化硅)。然后，可通过干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成用于过孔的开口。在一些实施方式中，一些过孔被配置为用于字线接触172。一些其他过孔175被配置为用于每一位线触点，这些位线触点电接触对应的存储单元的上端且单独地寻址对应的存储单元。在一些实施方式中，一些过孔被配置为用于外围接触171和字线接触172。一些其他过孔175被配置为用于每一位线触点，这些位线触点电接触对应的存储单元的上端且单独地寻址对应的存储单元。随后用例如钨(w)、钴(co)、铜(cu)、铝(al)或这些材料中的两种或更多种的组合的导电材料填充开口，并采用cvd、pvd、ald、电镀、化学镀或其组合的工艺，以形成过孔174和175。
95.如图15所示，在填充栅线缝隙410之后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成用于外围接触171的开口。然后通过cvd、pvd、ald、电镀、化学镀或其任何组合用导电材料填充用于外围接触171的开口。形成外围接触171的导电材料可包括钨(w)、钴(co)、铜(cu)、铝(al)或这些材料中的两种或更多种的组合。在一些实施方式中，当制备外围接触171时，可在沉积另一导电材料之前沉积导电材料(例如，氮化钛tin)层作为接触层。之后，还包括形成外围接触171的过孔173，过孔173的形成工艺与过孔174和175的形成工艺类似，在此不做赘述。
96.如图16所示，过孔173、174和175可分别电连接到外围接触171、字线接触172和位线触点。在一些实施例中，在填充开口以形成过孔173至175之前，可以首先沉积导电材料(例如，氮化钛tin)层。
97.进一步地，可沉积电介质材料(例如，氧化硅或氮化硅)以掩埋过孔173至175形成介质层。并以类似于过孔173至175的形成工艺，制作开口，然后填充开口以形成用作与外围器件互连的触点176、177和178。触点176至178分别电连接到过孔173至175。触点176至178可包括钨(w)、钴(co)、铜(cu)、铝(al)或这些材料中的两种或更多种的组合。在一些实施方式中，在填充开口以形成触点176至178之前，可首先沉积导电材料(例如，氮化钛)。
98.如图16和图17所示，三维存储器可包括存储器件2000和外围电路器件3000。在一些实施方式中，外围电路800可包括页缓冲器、解码器(例如，行解码器和列解码器)、驱动器、电荷泵、电流或电压参考，或电路中所需的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施方式中，外围电路800可通过cmos技术形成，但不限于此。
99.在形成互连触点176至178后，可将存储器件2000和外围电路器件3000结合。在本技术的一个实施方式中，可将外围电路器件3000放置在存储器件2000的设置有触点176至178的顶表面的上方。然后，进行对准步骤之后(例如，可以两个器件的互连触点分别对准)，之后将通过例如键合工艺使存储器件2000和外围电路器件3000结合。
100.在一些实施方式中，焊料或导电粘合剂可用于将各互连触点176至178与外围电路器件3000的对应的触点键合，并将互连触点176至178分别电连接到外围电路器件3000的对应的触点，使得阵列器件2000和外围电路器件3000电连通。
101.根据本技术一个实施方式提供的三维存储器的制备方法，通过一体成型三维存储器的栅极层以及与栅极层连通的字线接触，可简化三维存储器的制备工艺，在实现栅极层与字线接触有效连通的同时缩小栅极层的、与字线接触接触部分的面积，提高三维存储器的集成度及性能。
102.此外，根据本技术的至少一个实施方式，三维存储器中栅极层的阶梯形貌可通过薄膜沉积的过程中自动形成，无需通过多次刻蚀
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修整工艺来形成阶梯形貌，简化了三维存储器的制备工艺。
103.此外，根据本技术的至少一个实施方式，通过在阶梯形貌的栅极层的两侧形成对称分布的字线接触，并在单侧字线接触中实现间隔设置与外围器件互连的触点，可增大字线接触与外围器件互连的接触面的面积，从而可保证字线接触与相应的外围器件互连触点有效连通。
104.图18是根据本技术一个实施方式制备方法的、去除部分衬底100和功能层320后所形成的结构的剖面示意图。图19是根据本技术一个实施方式制备方法的、连接沟道层330后所形成的结构的剖面示意图。
105.此外，如图18至图19所示，根据本技术的一个实施方式的三维存储器的制备方法1000还还包括：在形成栅极层230和与栅极层230连通的字线接触172之后(存储器件2000和外围电路器件3000结合之后)，去除部分衬底100和部分功能层320，以暴露沟道层330的侧面的一部分和底部；以及在衬底100的远离叠层结构200的一侧形成连接暴露的沟道层330的导电层150。
106.具体地，图18为将图17的结构翻转180
°
后进行减薄的结构示意图。参考图18，可从衬底100的未设置叠层结构200的一侧(衬底100的背面)，采用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)去除部分衬底100以形成衬底层100’并暴露出功能层320。
107.进一步地，还可执行多个选择性刻蚀工艺(例如，多个选择性湿法刻蚀工艺)以相继去除暴露的功能层320的阻挡层、电荷捕获层和隧道绝缘层的暴露部分，直至暴露沟道层330的侧部的一部分和底部。
108.如图19所示，可由导电材料通过例如cvd或pvd等沉积工艺在衬底100’的远离叠层结构200的表面上形成导电层150以连接暴露出的沟道层330。在本技术的一个实施方式中，导电层150可以是高掺杂半导体层(例如，高掺杂多晶硅层)。
109.此外，在形成导电层150后，还可通过干法刻蚀工艺或干法刻蚀与湿法刻蚀工艺的组合，分别在与外围接触171对应的位置以及与沟道结构300对应的位置形成开口。然后通过执行诸如cvd或pvd的沉积工艺以在开口的侧壁和底部上形成电介质层，并可用导电材料，例如钨(w)、钴(co)、铜(cu)、铝(al)，填充以形成背面公共源极触点132和过孔191。此外，还可通过金属层193将过孔191与外围接触171和衬底100’电连接。金属层193可通过执行cvd、pvd、ald、电镀、化学镀或其组合工艺实现。
110.在本实施方式中，从沟道孔背面引出沟道层可有效地增加有效存储单元阵列面积，以及至少部分地降低存储区域的变形，并给存储区域提供良好的支撑。
111.本技术的另一方面还提供了一种三维存储器。该三维存储器可采用上述实施方式中的任一制备方法制备。再次参考图19，该三维存储器可包括：衬底100和叠层结构200。具体地，叠层结构200设置于衬底100上，并包括形成多个阶梯台阶的栅极层230以及与栅极层230对应且彼此连通的字线接触172，字线接触172与栅极层230为一体成型结构。根据本技术一个实施方式提供的三维存储器通过一体成型三维存储器的栅极层以及与栅极层连通的字线接触，可在实现栅极层与字线接触有效连通的同时缩小栅极层与字线接触接触部分
的面积，提高三维存储器的集成度及性能。
112.在本技术的一个实施方式中，字线接触172包括交替排列的第一字线接触和第二字线接触，第一字线接触连接至与三维存储器的外围器件互连的触点177。进一步地，作为一种选择，第二字线接触上方可形成填充绝缘层260，以与三维存储器的外围器件互连的触点绝缘。通过将选取间隔分布的字线接触与三维存储器的外围器件互连，可增大字线接触与外围器件互连的接触面的面积，从而可保证字线接触与相应的外围器件互连触点有效连通。
113.进一步地，在本技术的一个实施方式中，多个字线接触172可对称分布在阶梯台阶两侧形成第一分布和第二分布，并包括交替排列的第一字线接触和第二字线接触，其中，第一部分的第一字线接触可连接至与三维存储器的外围器件互连的触点，第二部分的第二字线接触可连接至与三维存储器的外围器件互连的触点。作为一种选择，第一部分的第二字线接触上方形成有填充绝缘层，以与三维存储器的外围器件互连的触点绝缘，第二部分的第一字线接触上方形成有填充绝缘层，以与三维存储器的外围器件互连的触点绝缘。根据本技术的至少一个实施方式提供的三维存储器，可通过在阶梯形貌的栅极层的两侧形成对称分布的字线接触，并在单侧字线接触中实现间隔设置与外围器件互连的触点，在增大字线接触与外围器件互连的触点之间的接触面的面积的同时，可保证字线接触与相应的外围器件互连触点有效连通。
114.在本技术的一个实施方式中，三维存储器为三维nand闪存。
115.由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
116.以上描述仅为本技术的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。