一种基于ADC的高速数字逻辑采集电路及采集方法与流程

一种基于adc的高速数字逻辑采集电路及采集方法
技术领域
1.本发明属于电路技术领域，具体涉及一种基于adc的高速数字逻辑采集电路及采集方法。


背景技术：

2.现有数字逻辑分析仪中，数字逻辑信号的采集是通过现场可编辑逻辑器件(fpga)实现的，即数字逻辑信号经过整形后生成的高低电平信号由fpga进行接收，接收后的数据成为数字信号，再进行处理与分析。受到fpga的端口接收速率(接口速率通常为几百mhz)、输入输出(i/o)端口资源及内部资源容量的限制，数字逻辑分析仪的采样速率、通道数量的提升难度越来越大。
3.现有数字逻辑信号采集电路如图2所示，这种电路能够实现多路数据逻辑信号的采集，但也存明显的缺点与不足：采样速率受限于fpga器件的i/o端口接收速率；通道数量受限于fpga器件的i/o端口数量。目前，现有数字逻辑信号采集电路的主流采样速率为几百兆赫兹，通道数量8路或16路。
4.现有技术基础上，为了提升数字逻辑信号采样速率和通道数量，通常采用两种方式实现：
5.第一种方式使用性能更高的fpga器件，fpga的i/o端口接收速率会更高，fpga的i/o端口数量更多，这样就可以实现数字逻辑分析仪采样速率的提升和测试通道数量的增加，通过高性能fpga实现数字逻辑信号采集，采样速率不能大幅提升，因为目前主流fpga器件的最快接口速率通常为几百兆赫兹，并且端口数量有限。高性能fpga器件的价格相对普通fpga要高很多，因此这种方式会大幅度地增加电路成本。
6.第二种方式是将各路数字逻辑信号功分为若干路，通过fpga进行多路并行交叉采样，从而提升采样速率。如图3中，一路信号功分为3路，进行采样，可以实现采样速率提升至原来的3倍。这种方式信号调理电路将变得复杂和庞大，需要确保功分后信号的一致性；需要fpga内部各路采样时钟进行精确延迟控制，才能实现采样速率提升。这种方式要求fpga的i/o端口的数量会成倍增加，如果同时需要增加逻辑分析仪通道数量，fpga器件的i/o端口数量必需大量增加。
7.通过多路并行交叉采样方式，可以通过低速fpga实现数字逻辑信号采样速率的提升，但是实际实现过程中并不能大幅提升，随着功分信号路数的增加，前端模拟电路将会更加复杂，同步精度将无法保证，并且需要fpga内部的多路采样时钟具有精密延迟精度、采样后数据进行恢复与误差修正等，这些方面均存在很大的难点。因此目前较为成熟的方案是实现两路信号交叉采样，再多路数的交叉采样，会受到环境温度等较大影响，性能指标已经很难保证实用化了。


技术实现要素：

8.针对现有技术中存在的上述技术问题，本发明提出了一种基于adc的高速数字逻
辑采集电路及采集方法，设计合理，克服了现有技术的不足，具有良好的效果。
9.为了实现上述目的，本发明采用如下技术方案：
10.一种基于adc的高速数字逻辑采集电路，包括若干数字逻辑信号整形电路、并行到串行转换器、adc以及fpga；数字逻辑信号整形电路、并行到串行转换器、adc、fpga通过线路依次连接；
11.若干数字逻辑信号整形电路，被配置为用于对多路数字逻辑信号进行整形；
12.并行到串行转换器，被配置为用于对整形后的信号进行转换，得到串行信号；
13.adc，被配置为用于对串行信号进行采样，得到采样数字信号；
14.fpga，被配置为用于对采样数字信号进行处理与分析；
15.多路数字逻辑信号经过若干数字逻辑信号整形电路整形后，通过并行到串行转换器，转换为串行信号，串行信号通过adc完成采样，得到采样数字信号，最后采样数字信号传输至fpga，进行处理与分析。
16.优选地，并行到串行转化器的采样时钟为clk1，adc的采样时钟为clk2，为了实现无丢失采样，adc的采样时钟clk2的频率是并行到串行转化器的采样时钟clk1的频率的n倍，n为数字逻辑通道数量，即：f
clk2
＝n f
clk1
。
17.此外，本发明还提到一种基于adc的高速数字逻辑采集方法，该方法采用如上所述的一种基于adc的高速数字逻辑采集电路，具体包括如下步骤：
18.步骤1：通过若干数字逻辑信号整形电路，对多路数字逻辑信号进行整形；
19.步骤2：通过并行到串行转换器，对整形后的信号进行转换，得到串行信号；
20.步骤3：通过adc，对串行信号进行采样，得到采样数字信号；
21.步骤4：通过fpga，对采样数字信号进行处理与分析。
22.本发明所带来的有益技术效果：
23.本发明提出的一种基于模数转换器的高速数字逻辑信号采集电路，电路结构简单，调试难度小，可以较容易实现逻辑分析仪的采样速率、通道数量指标的提升；
24.本发明具有很好的应用场景，如在混合信号示波器中，可以直接使用模拟信号采集系统中的adc器件进行数字逻辑信号的采集，这样能够有效降低仪器的成本(减少fpga器件的使用)，同时也提高了混合信号示波器的集成度。
附图说明
25.图1为一种基于adc的高速数字逻辑信号采集电路图。
26.图2为现有数字逻辑采集电路图。
27.图3为现有数字逻辑采样速率提升实现电路图。
28.图4为本发明采集方法流程图。
具体实施方式
29.下面结合附图以及具体实施方式对本发明作进一步详细说明：
30.本发明提出的一种基于adc的高速数字逻辑采集电路，数字逻辑信号通过并行到串行转换器和adc器件完成采样，采样后的数字信号送给fpga进行处理与分析，具体如图1所示。多路数字逻辑信号经过整形电路整形后，先通过并行到串行转换器，转换为串行信
号，串行信号再通过adc器件完成采样，最后采样的数字信号通过adc器件送到fpga进行处理与分析。工作流程如图4所示。
31.具体工作流程如下：
32.电路中，并行到串行转化器的采样时钟频率时clk1，adc的采样时钟是clk2，为了实现无丢失采样，adc采样时钟(clk2)的频率是并行到串行转化器的采样时钟(clk1)频率的n倍，n为数字逻辑通道数量，即：f
clk2
＝n f
clk1
。
33.多路数字逻辑信号首先经过整形电路整形，并行到串行转换器在t1时刻将d0、d1、d2、dn转换为串行的d0＇、d1＇、d2＇、dn＇，转换后的串行信号送到adc器件进行采样；t2时刻并行到串行转换器将d0、d1、d2、dn再转换为第二组串行数据d0＇＇、d1＇＇、d2＇＇、dn＇＇送给adc采样，t2时刻到t1时刻之间的时间差即为并行到串行转换器的采样周期(1/f
clk1
)。
34.因此本电路中，数字逻辑信号的采样速率主要由并行到串行转换器采样速率和adc的采样速率决定，并且要确保adc采样时钟的频率是并行到串行转化器的采样时钟频率的n倍，n为数字逻辑通道数量。
35.目前adc器件的采样率能够达到几十吉赫兹(如60ghz)，并行到串行转换器的采样速率也可以达到几吉赫兹，因此可以很容易实现高速数字逻辑信号采样速率的提升以及通道数量的增加。
36.本发明的关键点是通过并行到串行转换器及adc器件实现数字逻辑信号的高速采集。
37.当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。