晶体管和形成氧化物半导体晶体管的方法与流程

1.本发明的实施例涉及晶体管和形成氧化物半导体晶体管的方法。


背景技术：

2.在半导体工业中，一直期望增大集成电路的面密度。为此，单独的晶体管变得越来越小。为了提高器件密度，诸如薄膜晶体管(tft)的较小的晶体管变得越来越有吸引力。


技术实现要素：

3.本发明的实施例提供了一种晶体管，包括：栅电极；介电层；源电极和漏电极；以及沟道层，具有上表面、下表面与位于所述上表面和所述下表面之间的中间部分，其中，所述源电极和所述漏电极与所述沟道层的所述上表面电接触，并且所述沟道层具有靠近所述沟道层的所述上表面的第一载流子浓度和所述沟道层的所述中间部分中的第二载流子浓度，并且所述第一载流子浓度小于所述第二载流子浓度。
4.本发明的另一实施例提供了一种形成氧化物半导体晶体管的方法，包括：沉积栅电极；沉积介电层；沉积沟道层，包括：沉积包括in
x
ga
y
zn
z
mo的第一氧化物半导体层，其中，m选自由ti、al、ag、si、sn和它们的组合组成的组，并且0＜(x、y、z)＜1；沉积包括in
x
ga
y
zn
z
mo的第二氧化物半导体层，其中，m选自由ti、al、ag、si、sn和它们的组合组成的组，其中，所述第二氧化物半导体层的组分与所述第一氧化物半导体层的组分不同；沉积包括in
x
ga
y
zn
z
mo的第三氧化物半导体层，其中，m选自由ti、al、ag、si、sn和它们的组合组成的组，其中，所述第三氧化物半导体层的组分与所述第二氧化物半导体层的组分不同；其中，所述第二氧化物半导体层的第二氧浓度低于所述第一氧化物半导体层的第一氧浓度；以及形成与所述沟道层接触的源电极和漏电极。
5.本发明的又一实施例提供了一种形成氧化物半导体晶体管的方法，包括：沉积栅电极；沉积介电层；沉积沟道层，包括：在具有o2/(ar o2)的第一流量比率的环境中使用物理气相沉积工艺沉积具有第一氧浓度的第一氧化物半导体层；在具有o2/(ar o2)的第二流量比率的环境中使用物理气相沉积工艺沉积具有第二氧浓度的第二氧化物半导体层；在具有o2/(ar o2)的第三流量比率的环境中使用物理气相沉积具有第三氧浓度的第三氧化物半导体层，其中，o2/(ar o2)的所述第二流量比率低于o2/(ar o2)的所述第一流量比率和所述第三流量比率，并且其中，所述第二氧浓度低于所述第一氧浓度和所述第三氧浓度；以及形成与所述沟道层接触的源电极和漏电极。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
7.图1a是根据本发明的实施例的在形成互补金属氧化物半导体(cmos)晶体管、嵌入
在介电材料层中的金属互连结构以及连接通孔层级介电材料层之后的示例性结构的垂直截面图。
8.图1b是根据本发明的实施例的在鳍式背栅场效应晶体管的阵列的形成期间的第一示例性结构的垂直截面图。
9.图1c是根据本发明的实施例的在形成上部层级金属互连结构之后的第一示例性结构的垂直截面图。
10.图2a是根据本发明的各个实施例的在衬底上方沉积交替的导电层和介电层的堆叠件之后的晶体管的中间结构的平面图。
11.图2b是根据本发明的各个实施例的沿着图2a的线a
‑
a’截取的垂直截面图。
12.图2c是根据本发明的各个实施例的图2a和图2b所示的中间结构的立体图。
13.图3是根据本发明的各个实施例的在其上形成有光刻胶层的图2c的中间结构的立体图。
14.图4是根据本发明的各个实施例的具有图案化的光刻胶层的图3的中间结构的立体图，图案化的光刻胶层暴露交替的导电层和介电层的堆叠件的顶部导电层的部分。
15.图5是根据本发明的各个实施例的具有使用光刻胶层作为掩模图案化的交替的导电层和介电层的堆叠件的第一导电层和第一介电层的图4的中间结构的立体图。
16.图6是根据本发明的各个实施例的具有图案化的光刻胶层的图5的中间结构的立体图，图案化的光刻胶层暴露交替的导电层和介电层的堆叠件的顶部导电层的第二部分。
17.图7是根据本发明的各个实施例的在若干图案化和蚀刻步骤以在交替的导电层和介电层的堆叠件的部分中形成阶梯结构之后的中间结构的立体图。
18.图8是根据本发明的各个实施例的具有沉积在中间结构上方的金属间介电层(imd)的图7的中间结构的立体图。
19.图9是根据本发明的各个实施例的在平坦化工艺之后的图8的中间结构的立体图，平坦化工艺暴露交替的导电层和介电层的堆叠件的顶部导电层的顶面。
20.图10a是根据本发明的各个实施例的在沉积硬掩模层和光刻胶层之后的图9的中间结构的立体图。
21.图10b是根据本发明的各个实施例的添加了硬掩模层和光刻胶层的穿过图10a所示的中间结构的平面aa’的垂直截面图。
22.图11是根据本发明的各个实施例的在图案化硬掩模层并且去除光刻胶层之后的图10b的中间结构的垂直截面图。
23.图12是根据本发明的各个实施例的在使用图案化的硬掩模蚀刻交替的导电层和介电层的堆叠件之后的图11的中间结构的垂直截面图。
24.图13是根据本发明的各个实施例的在图12所示的中间结构的表面上方共形地沉积介电层之后的图12的中间结构的垂直截面图。
25.图14是根据本发明的各个实施例的在图13所示的中间结构上方共形地沉积沟道层之后的图13的中间结构的垂直截面图。
26.图15是根据本发明的各个实施例的在沟道层上方共形地沉积介电层之后的图14的中间结构的垂直截面图。
27.图16是根据本发明的实施例的在深沟槽蚀刻以分离沟道层之后的图15所示的中
间结构的垂直截面图。
28.图17是根据本发明的各个实施例的在用介电材料填充沟槽之后的图16所示的中间结构的垂直截面图。
29.图18a是根据本发明的各个实施例的在执行平坦化步骤之后的图17所示的中间结构的垂直截面图。
30.图18b是根据本发明的各个实施例的图18a所示的中间结构的平面图。
31.图19是根据本发明的实施例的在形成隔离沟槽之后的图18b所示的中间结构的平面图。
32.图20是根据本发明的各个实施例的在隔离沟槽中形成隔离结构之后的图19所示的中间结构的平面图。
33.图21是示出根据本发明的各个实施例的源极线/位线沟槽的形成的图20的平面图。
34.图22是示出根据本发明的各个实施例的在源极线/位线沟槽中形成源极线和位线之后的晶体管器件的图21的平面图。
35.图23a是根据本发明的各个实施例的图22所示的晶体管器件的立体图。
36.图23b是穿过图23a的平面aa’的垂直截面图。
37.图23c是穿过图23a的线bb’的垂直截面图。
38.图24a是根据本发明的可选实施例的晶体管器件的平面图。
39.图24b是根据本发明的可选实施例的沿着图24a的线a
‑
a’截取的垂直截面图。
40.图25a是根据本发明的实施例的用于形成晶体管器件的示例性中间结构的可选配置的垂直截面图，该晶体管器件包括形成在介电层上方的第一沟道层。
41.图25b是根据本发明的实施例的示例性中间结构的可选配置的垂直截面图，该示例性中间结构包括共形地沉积在第一沟道层上方的第二沟道层。
42.图25c是示出根据本发明的实施例的穿过沟道层的厚度的载流子浓度的图。
43.图26是根据本发明的实施例的晶体管器件的另一示例性结构的垂直截面图。
44.图27是示出形成实施例氧化物半导体晶体管的实施例方法的流程图。
45.图28是示出形成实施例氧化物半导体晶体管的可选实施例方法的流程图。
46.图29是示出形成实施例晶体管器件的另一可选实施例的流程图。
具体实施方式
47.以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的个实施例和/或配置之间的关系。
48.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件
或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。除非另有明确声明，否则假定具有相同附图标记的每个元件具有相同的材料组分并且具有在相同厚度范围内的厚度。
49.本发明针对半导体器件，并且特别地，本发明的实施例涉及具有氧化物半导体沟道层的场效应晶体管。具体地，实施例涉及具有多层氧化物半导体沟道层的场效应晶体管。在各个实施例中，多层氧化物半导体沟道层包括具有第一氧浓度的第一氧化物半导体层、具有第二氧浓度的第二氧化物半导体层和具有第三氧浓度的第三氧化物半导体层。在各个实施例中，第二氧化物半导体层位于第一氧化物半导体层和第三氧化物半导体层之间，并且第二氧浓度低于第一氧浓度或第三氧浓度。在各个实施例中，第一氧浓度和第三氧浓度可以相同。
50.已知氧化物半导体(os)在电场的控制下具有高载流子浓度可调性。另外，氧化物半导体材料可以具有用于高速驱动的高迁移率并且可以在电场的控制下利用低电流以用于低功耗。鉴于此特性，金属氧化物半导体(os)材料可以应用于晶体管器件中，并且可以用作晶体管器件中的沟道材料。例如，薄膜晶体管(tft)可以是使用诸如氧化铟镓锌(igzo)的os材料的晶体管器件的示例。这样的晶体管可以提供更高的刷新率和更低的功耗。然而，由于在氧化物半导体沟道层和/或相邻的氧化物层中形成物理缺陷，所以在氧化物半导体沟道层与相邻的氧化物介电层之间的界面处会生成载流子陷阱。在氧化物半导体沟道层和相邻的氧化物介电层的界面处形成的载流子陷阱会恶化所形成的晶体管器件的亚阈值摆幅(ss)和较大的磁滞特性。由于电荷捕获，电阻和阈值电压(晶体管导通所需的电压)可能会增大，并且晶体管中的漏极电流减小。电阻和阈值电压的增大随着时间降低晶体管的性能，直到最终阈值崩塌为止。因此，具有在氧化物半导体沟道层和相邻的氧化物介电层之间的界面处具有较少载流子陷阱的氧化物半导体晶体管将是有利的。
51.因此，本文公开的各个实施例提供了具有不同氧水平的多层沟道层，该多层沟道层通过抑制氧化物半导体沟道层和相邻的介电氧化物层之间的相互作用来减少界面载流子陷阱。由于抑制了os结构与相邻的氧化物层之间的相互作用，因此多层沟道结构可以具有较少的载流子陷阱。此外，由于栅极摆幅偏压，多层沟道层可以增强器件的低磁滞特性作为小信号rf特性。通过改变每个层中的氧的量，可以类似地改变载流子浓度。通过降低多层沟道结构的层中的氧浓度，可以增大载流子浓度。载流子浓度控制可能是有助于氧化物半导体器件的迁移率和驱动速度的重要因素。然而，随着器件尺寸的减小以及总体尺寸的减小，沟道长度会减小，短沟道效应可能会变得更加明显。实施例多层沟道器件的变化的氧浓度可以通过二次离子质谱法(sims)来检测和确认。
52.进一步的实施例包括氧化物半导体沟道，该氧化物半导体沟道的载流子浓度根据梯度分布增大，载流子浓度作为增大从沟道的表面的深度的函数。氧化物半导体沟道的载流子浓度的控制是晶体管器件的迁移率和驱动速度的重要因素。然而，随着沟道长度的不断减小，短沟道效应变得更加明显。现有的氧化物半导体晶体管器件无法充分利用高载流子浓度的增加来实现超快驱动速度，因为氧空位的生成可能会导致高载流子浓度(例如，超过10
18
cm
‑3)，氧空位导致在源电极和漏电极之间的短沟道长度上产生了不期望的导电路径。氧化物半导体材料的一种或多种材料(诸如铟)也可以偏析到沟道层的表面，这可能有
助于在沟道表面附近过度生成氧空位。这可能会对器件的可靠性产生负面影响。然而，在较低的载流子浓度(例如，小于10
13
cm
‑3)下，存在较大的正阈值电压偏移和较低的导通电流，这也可能对晶体管器件的性能产生负面影响。
53.因此，本文公开的各个实施例提供了一种沟道层，该沟道层的载流子浓度根据梯度分布增大，载流子浓度作为增大从该沟道层的表面的深度的函数。在实施例中，沟道层的表面可以与晶体管器件的相应的源电极和漏电极(例如，源极线和位线)电接触。在各个实施例中，整个沟道层中的载流子浓度可以在1
×
10
11
cm
‑3和1
×
10
21
cm
‑3之间的范围内变化。在各个实施例中，沟道层可以具有根据梯度分布增大的氧空位浓度，载流子浓度作为增大从沟道层的表面的深度的函数。通过提供用于晶体管器件的沟道层，该沟道层的载流子浓度根据梯度分布增大，该载流子浓度作为增大从沟道层的表面的深度的函数，该晶体管器件可以具有小的正阈值电压偏移和高的导通电流，并且可以实现超快速驱动，同时避免由于短沟道效应而形成穿过沟道的不期望的导电路径。在一些应用中，可以在beol位置中制造晶体管。通过在beol位置中制造晶体管，可以在beol处添加功能，同时可以在feol中获得宝贵的芯片面积。此外，对于beol集成而言，使用金属氧化物半导体的晶体管可能是有吸引力的选择，因为此类晶体管可以在低温下进行处理，因此不会损坏先前制造的器件。虽然在beol中制造晶体管保护晶体管免受多种恶劣条件的影响，但在形成其他beol器件期间，beol晶体管仍可能会受到周围环境中的气体的影响。例如，beol晶体管可能暴露于周围环境中的等离子体和空气。
54.图1a是根据本发明的实施例的在形成互补金属氧化物半导体(cmos)晶体管和形成在介电层中的金属互连结构之后的示例性下部层级器件结构100的垂直截面图。参考图1a，根据本发明的各个实施例，示出了在形成存储器结构的阵列之前的根据本发明的实施例的第一示例性结构。第一示例性下部层级器件结构100包括包含半导体材料层10的衬底8。衬底8可以包括体半导体衬底，诸如硅衬底，其中半导体材料层从衬底8的顶面连续地延伸至衬底8的底面；或绝缘体上半导体层，包括半导体材料层10作为掩埋绝缘体层(诸如氧化硅层)上面的顶部半导体层。该示例性结构可以包括各种器件区域，器件区域可以包括存储器阵列区域50，其中可以随后形成非易失性存储器单元的至少一个阵列。
55.例如，非易失性存储器单元的至少一个阵列可以包括如下面更详细地描述的三维(3d)存储器结构。非易失性存储器单元的至少一个阵列可以包括电阻随机存取存储器(rram或reram)、磁/磁阻随机存取存储器(mram)、铁电随机存取存储器(feram)和相变存储器(pcm)器件。该示例性结构还可以包括外周逻辑区域52，其中可以随后在非易失性存储器单元的每个阵列与包括场效应晶体管的外周电路之间形成电连接。存储器阵列区域50和逻辑区域52的区域可以用于形成外周电路的各种元件。
56.诸如场效应晶体管(fet)的半导体器件可以在feol操作期间形成在半导体材料层10上和/或中。例如，可以通过形成浅沟槽以及随后用诸如氧化硅的介电材料填充该浅沟槽而在半导体材料层10的上部中形成浅沟槽隔离结构12。其他合适的介电材料在本发明的预期范围内。通过执行掩蔽离子注入工艺，可以在半导体材料层10的上部的各个区域中形成各种掺杂阱(未明确示出)。
57.可以通过沉积和图案化栅极介电层、栅电极层和栅极帽介电层而在衬底8的顶面上方形成栅极结构20。每个栅极结构20可以包括栅极电介质22、栅电极24和栅极帽电介质
28的垂直堆叠件，该垂直堆叠件在本文中称为栅极堆叠件(22、24、28)。可以执行离子注入工艺以形成延伸注入区域，延伸注入区域可以包括源极延伸区域和漏极延伸区域。可以在栅极堆叠件(22、24、28)周围形成介电栅极间隔件26。栅极堆叠件(22、24、28)和介电栅极间隔件26的每个组件构成栅极结构20。可以执行附加离子注入工艺，该附加离子注入工艺使用栅极结构20作为自对准注入掩模以形成深有源区域。这样的深有源区域可以包括深源极区域和深漏极区域。深有源区域的上部可以与延伸注入区域的部分重叠。延伸注入区域和深有源区域的每个组合可以构成有源区域14，取决于电偏置，有源区域14可以是源极区域或漏极区域。可以在相邻的一对有源区域14之间的每个栅极堆叠件(22、24、28)下方形成半导体沟道15。可以在每个有源区域14的顶面上形成金属
‑
半导体合金区域18。场效应晶体管可以形成在半导体材料层10上。每个场效应晶体管可以包括栅极结构20、半导体沟道15、一对有源区域14(其中一个用作源极区域，另一个用作漏极区域)以及可选的金属
‑
半导体合金区域18。互补金属氧化物半导体(cmos)电路75可以提供在半导体材料层10上，cmos电路75可以包括用于诸如随后形成的薄膜晶体管的晶体管的阵列的外周电路。
58.随后可以形成各种互连层级结构，互连层级结构在形成场效应晶体管的阵列之前形成，并且在本文中称为下部互连层级结构(l0、l1、l2)。在随后在两层互连层级金属线上方形成晶体管的二维阵列的情况下，下部互连层级结构(l0、l1、l2)可以包括接触层级结构l0、第一互连层级结构l1和第二互连层级结构l2。接触层级结构l0可以包括平坦化介电层31a和各种接触通孔结构41v，该平坦化介电层31a包括诸如氧化硅的平坦化介电材料，接触通孔结构41v与有源区域14或栅电极24中的相应一个接触并且形成在平坦化介电层31a内。第一互连层级结构l1包括第一互连层级介电层31b和形成在第一互连层级介电层31b内的第一金属线41l。第一互连层级介电层31b也称为第一线层级介电层。第一金属线41l可以与接触通孔结构41v中的相应一个接触。第二互连层级结构l2包括第二互连层级介电层32，第二互连层级介电层32可以包括第一通孔层级介电材料层和第二线层级介电材料层或线和通孔层级介电材料层的堆叠件。第二互连层级介电层32可以在其内形成有第二互连层级金属互连结构(42v、42l)，第二互连层级金属互连结构包括第一金属通孔结构42v和第二金属线42l。第二金属线42l的顶面可以与第二互连层级介电层32的顶面共面。
59.参考图1b，非易失性存储器单元和选择器器件的阵列95可以形成在第二互连层级结构l2上方的存储器阵列区域50中。随后在下面详细描述非易失性存储器单元和选择器器件的阵列95的结构和处理步骤的细节。第三互连层级介电层33可以在非易失性存储器单元和选择器器件的阵列95的形成期间形成。在非易失性存储器单元和选择器器件的阵列95的层级处形成的所有结构的集合在本文中称为第三互连层级结构l3。
60.参考图1c，可以在第三互连层级介电层33中形成第三互连层级金属互连结构(43v、43l)。第三互连层级金属互连结构(43v、43l)可以包括第二金属通孔结构43v和第三金属线43l。随后可以形成附加互连层级结构，附加互连层级结构在本文中称为上部互连层级结构(l4、l5、l6、l7)。例如，上部互连层级结构(l4、l5、l6、l7)可以包括第四互连层级结构l4、第五互连层级结构l5、第六互连层级结构l6和第七互连层级结构l7。第四互连层级结构l4可以包括第四互连层级介电层34，该第四互连层级介电层34具有形成在其中的第四互连层级金属互连结构(44v、44l)，该第四互连层级金属互连结构可以包括第三金属通孔结构44v和第四金属线44l。第五互连层级结构l5可以包括第五互连层级介电层35，第五互连
层级介电层35具有形成在其中的第五互连层级金属互连结构(45v、45l)，该第五互连层级金属互连结构可以包括第四金属通孔结构45v和第五金属线45l。第六互连层级结构l6可以包括第六互连层级介电层36，该第六互连层级介电层36具有形成在其中的第六互连层级金属互连结构(46v、46l)，该第六互连层级金属互连结构可以包括第五金属通孔结构46v和第六金属线46l。第七互连层级结构l7可以包括第七互连层级介电层37，该第七互连层级介电层37具有形成在其中的第六金属通孔结构47v(是第七互连层级金属互连结构)和金属接合焊盘47b。金属接合焊盘47b可以配置为用于焊料接合(可以采用c4球接合或引线接合)，或者可以配置为用于金属至金属接合(诸如铜至铜接合)。
61.每个互连层级介电层可以称为互连层级介电(ild)层30。每个互连层级金属互连结构可以称为金属互连结构40。位于同一互连层级结构(l2
‑
l7)内的金属通孔结构和上面的金属线的每个连续组合可以通过采用两个单镶嵌工艺顺序形成为两个离散的结构，或者可以采用双镶嵌工艺同时形成为单一结构。每个金属互连结构40可以包括相应的金属衬里(诸如厚度在从2nm至20nm的范围内的tin、tan或wn的层)和相应的金属填充材料(诸如w、cu、co、mo、ru、其他元素金属或它们的合金或它们的组合)。用作金属衬里和金属填充材料的其他合适的材料在本发明的预期范围内。各种蚀刻停止介电层和介电帽层可以插入在垂直相邻的一对ild层30之间，或者可以合并到ild层30的一个或多个中。
62.虽然采用其中非易失性存储器单元和选择器器件的阵列95可以形成为第三互连层级结构l3的组件的实施例来描述本发明，但是本文明确地预期其中非易失性存储器单元和选择器器件的阵列95可以形成为任何其他互连层级结构(例如，l1
‑
l7)的组件的实施例。此外，虽然使用其中形成八个互连层级结构的集合的实施例描述了本发明，但是本文明确地预期其中使用不同数量的互连层级结构的实施例。另外，本文明确地预期这样的实施例，其中可以在存储器阵列区域50中的多个互连层级结构内提供非易失性存储器单元和选择器器件的两个或多个阵列95。虽然采用其中非易失性存储器单元和选择器器件的阵列95可以形成在单个互连层级结构中的实施例描述本发明，本文明确地预期其中非易失性存储器单元和选择器器件的阵列95可以形成在两个垂直邻接的互连层级结构上方的实施例。
63.图1a所示的下部层级器件结构100包括可以用作基底，可以在该基底上形成本发明的至少一个薄膜晶体管。在其他实施例中，可以使用独立的衬底代替下部层级器件结构100。虽然使用其中包括四个金属线层级的下部层级器件结构100用于形成其上的至少实施例晶体管的实施例来描述本发明，本文明确地预期其中衬底100包括不同数量的金属线层级的实施例，金属线层级可以形成在附加介电层中。各种金属线和通孔可以用于将实施例晶体管连接至形成在下部层级器件结构100的feol中的器件。
64.图2a是在衬底100(或下部层级器件结构100)上方沉积交替的导电层104a
‑
104d和介电层102a
‑
102d的堆叠件101之后的晶体管的中间结构的平面图，而图2b是根据本发明的各个实施例的沿着图2a的线a
‑
a’截取的垂直截面图。图2c是中间结构的立体图。如图2a所示，除了垂直堆叠方向之外，可以限定第一水平方向hdl和第二水平方向hdl以帮助描述以下工艺步骤。在其中晶体管堆叠件沉积在衬底100上方的实施例中，衬底100可以由任何合适的材料制成，诸如硅、化合物半导体、玻璃或任何其他合适的材料。堆叠件101的导电层104a
‑
104d可以包括金属材料，诸如导电金属氮化物(诸如tin、tan或wn)或导电金属氮化物与元素金属(诸如w、cu、co、mo或ru)的组合。可以通过化学气相沉积(cvd)、物理气相沉积
(pvd)、等离子体增强化学气相沉积(pecvd)、原子层沉积(ald)或任何其他合适的方法来形成导电层104a
‑
104d。
65.介电层102a
‑
102d可以包括氧化硅、氮氧化硅和/或低k介电材料，诸如有机硅酸盐玻璃或任何其他合适的介电材料。可以通过cvd、pvd、pecvd、ald或任何其他合适的方法形成介电层102a
‑
102d。
66.图3是根据本发明的各个实施例的在其上形成有光刻胶层的图1c的中间结构的立体图。参考图3，可以在图2a至图2c所示的中间结构上方沉积光刻胶层106。光刻胶层106可以是正性光刻胶材料或负性光刻胶材料。正性光刻胶材料是其中光刻胶层106的暴露于光的部分变得可溶于光刻胶显影剂的光刻胶材料的类型。光刻胶层106的未曝光部分保持不溶于光刻胶显影剂。负性光刻胶材料是其中光刻胶层106的暴露于光的部分变得不溶于光刻胶显影剂的光刻胶材料的类型。为了将图案转印至光刻胶层106，光刻胶层106的未曝光部分可以被光刻胶显影剂溶解。
67.图4是根据本发明的各个实施例的具有图案化的光刻胶层的图3的中间结构的立体图，图案化的光刻胶层暴露交替的导电层和介电层的堆叠件的顶部导电层的部分。参考图4，可以图案化光刻胶层106以暴露导电层104a
‑
104d和介电层102a
‑
102d的堆叠件101的第一导电层104a的顶面的部分105a。如图4所示，在各个实施例中，第一导电层104a的顶面的暴露部分105a具有在第二水平方向hd2上取向的条形。
68.图5是根据本发明的各个实施例的具有使用光刻胶层作为掩模图案化的交替的导电层和介电层的堆叠件的第一导电层和第一介电层的图4的中间结构的立体图。参考图5，可以蚀刻第一导电层104a和位于第一导电层104a下方的第一介电层102a，以在交替的导电层104a
‑
104d和介电层102a
‑
102d的堆叠件101中形成台阶。蚀刻可以分两个步骤执行。在第一蚀刻步骤中，可以选择性地蚀刻第一导电层104a，使得蚀刻在第一介电层102a的顶面处停止。接下来，可以选择性地蚀刻第一介电层102a，使得蚀刻在交替的导电层104a
‑
104d和介电层102a
‑
102d的堆叠件101中的第二导电层104b的顶面处停止。如图5所示，第一介电层102a的暴露部分的蚀刻导致在第二导电层104b的顶面上形成暴露部分105b。以这种方式，可以在交替导电层104a
‑
104d和介电层102a
‑
102d的堆叠件101中形成台阶，其中，如图5所示，第二导电层104b的顶面上的暴露部分105b具有在第二水平方向hd2上取向的条形。
69.图6是根据本发明的各个实施例的具有图案化的光刻胶层的图5的中间结构的立体图，图案化的光刻胶层暴露交替的导电层和介电层的堆叠件的顶部导电层的第二部分。参考图6，可以再次图案化光刻胶层106，除了堆叠件101的导电层104b的顶面的暴露部分105b之外，形成堆叠件101的第一导电层104a的顶面的暴露部分105a。如图6所示，图6所示的暴露部分105a和105b的每个可以具有在第二水平方向hd2取向的条形。
70.图7是根据本发明的各个实施例的在若干图案化和蚀刻步骤以在交替的导电层和介电层的堆叠件的部分中形成阶梯结构之后的中间结构的立体图。参考图7，可以重复图4至图6中的图案化和选择性蚀刻工艺，直到导电层104和介电层102的堆叠件101中的最下部的导电层104(例如104d)的暴露部分105d暴露为止。当在每个连续步骤中使光刻胶层106凹进时，可以同时选择性地蚀刻所有暴露的层。例如，在如图6所示使光刻胶层106凹进之后，接下来的选择性蚀刻步骤(未示出)将导致去除第一导电层104a的顶面的暴露部分105a以及第二导电层104b的顶面的暴露部分105b，从而暴露下面的第三介电层102c的顶面。然后
可以根据需要将工艺重复多次。以这种方式，可以在导电层104和介电层102的堆叠件101中形成阶梯结构103。每个台阶包括导电层104a
‑
104d的顶面的暴露部分105a
‑
105d以及使相邻的导电层104a
‑
104d彼此电绝缘的下面的介电层102a
‑
102d。如图7所示，交替的导电层104a
‑
104d和介电层102a
‑
102d的堆叠件101包括四个导电层104a
‑
104d和四个介电层102a
‑
102d。然而，这仅用于说明。交替的导电层104a
‑
104d和介电层102a
‑
102d的堆叠件101可以具有更少的层或更多的层，诸如2
‑
64个导电层104a
‑
104d和2
‑
64个介电层102a
‑
102d，诸如4
‑
32个导电层104a
‑
104d和4
‑
32个介电层102a
‑
102d。
71.图8是根据本发明的各个实施例的具有沉积在中间结构上方的金属间介电层(imd)的图7的中间结构的立体图。参考图8，一旦暴露了导电层104和介电层102的堆叠件101中的最下部导电层104(例如104d)，就可以去除剩余的光刻胶层106。可以通过灰化或用溶剂溶解光刻胶层106来实现光刻胶层106的去除。在去除光刻胶层106之后，导电层104和介电层102的堆叠件101的顶部导电层104a包括剩余部分105r，其中如下面更详细地讨论的，可以制造晶体管的垂直柱。接下来，可以用金属间介电(imd)层107覆盖中间结构。imd可以由氧化硅、氮氧化硅和/或低k介电材料(诸如有机硅酸盐玻璃或任何其他合适的介电材料)制成。可以通过cvd、pvd、pecvd、ald或任何其他合适的工艺来沉积imd层107。
72.图9是根据本发明的各个实施例的在平坦化工艺之后的图8的中间结构的立体图，平坦化工艺暴露交替的导电层和介电层的堆叠件的顶部导电层的顶面。参考图9，可以平坦化图8所示的中间结构，使得可以从顶部导电层104的表面的剩余部分105r去除imd层107。如图9所示，imd层107的部分保留在导电层104和介电层102的堆叠件101的阶梯结构103上方。可以通过化学机械抛光来实现平坦化。imd层107的顶面可以与堆叠件101中的最顶部导电层104(例如104a)的顶面105a共面。
73.图10a是根据本发明的各个实施例的在沉积硬掩模层和光刻胶层之后的图9的中间结构的立体图。图10b是根据本发明的各个实施例的添加了硬掩模层和光刻胶层的穿过图10a所示的中间结构的平面a
‑
a’的垂直截面图。参考图10a和图10b，可以在图9所示的中间结构的表面上方沉积硬掩模层108。接下来，可以在硬掩模层108上方沉积光刻胶层106。硬掩模层108可以包括非晶碳、基于有机硅氧烷的材料、sin、sion或它们的组合。可以通过cvd、pecvd、ald或任何其他合适的方法来沉积硬掩模层108。接下来，可以在硬掩模层108上方沉积光刻胶层106。
74.图11是根据本发明的各个实施例的在图案化硬掩模层和去除光刻胶层之后的图10b的中间结构的垂直截面图。参考图11，可以图案化光刻胶层106并且将光刻胶层106用于图案化硬掩模层108。在图案化硬掩模层108之后，可以去除光刻胶层106。如图11所示，硬掩模层108的图案化产生顶部导电层104的表面的剩余部分105a的暴露部分108t。暴露部分108t可以大体上为在第一水平方向hd1上取向的条形。
75.图12是根据本发明的各个实施例的在使用图案化的硬掩模蚀刻交替的导电层和介电层的堆叠件之后的图11的中间结构的垂直截面图。参考图12，可以蚀刻交替的导电层104和介电层102的堆叠件101，直到暴露衬底100的顶面。蚀刻可以在单个各向异性蚀刻步骤中或在一系列各向异性蚀刻步骤中执行。以这种方式，可以形成由沟槽109分隔开的交替的导电层104和介电层102的轨道101r。如上所讨论的，可以在一系列选择性蚀刻步骤中蚀刻交替的导电层104和介电层102。
76.图13是根据本发明的各个实施例的在图12所示的中间结构的表面上方共形地沉积介电层之后的图12的中间结构的垂直截面图。参考图13，可以在形成交替的导电层104和介电层102的轨道101r之后去除硬掩模层108。可以通过湿蚀刻或干蚀刻来去除硬掩模层108。接下来，可以在图12所示的中间结构的表面上方共形地沉积介电层110。即，介电层110可以沉积在交替的导电层104(104a、104b、104c
…
)和介电层102(102a、102b、102c
…
)的每个轨道101r中的导电层104的暴露顶面上方、交替的导电层104和介电层102的轨道101r中的导电层104和介电层102的暴露侧壁表面以及衬底100的暴露顶面上方。介电层110可以包括介电材料。在各个实施例中，介电层110可以包括高k介电材料，该高k介电材料的介电常数高于氧化硅(sio2)，sio2的介电常数k为3.9。示例性高k介电材料包括但不限于氧化铪(hfo2)、氧化铪硅(hfsio)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、氧化锆(zro2)、氧化钛(tio2)、氧化铝(al2o3)、二氧化铪
‑
氧化铝(hfo2‑
al2o3)和氧化钽(ta2o5)。在一些实施例中，介电层110可以包括氧化硅，诸如sio
x
/sin
y
/sio
x
(ono)。在一些实施例中，介电层110可以包括铁电材料。其他合适的材料在本发明的预期范围内。介电层110可以由单层介电材料或多层介电材料制成，其中不同的层可以具有不同的组分。可以通过cvd、pecvd、ald、pvd或任何其他合适的方法制造介电层110。
77.图14是根据本发明的各个实施例的在图13所示的中间结构上方共形地沉积沟道层之后的图13的中间结构的垂直截面图。参考图14，沟道层112可以共形地沉积在介电层110上方。如图14所示，在各个实施例中，沟道层112可以包括第一氧化物半导体层112a、第二氧化物半导体层112b和第三氧化物半导体层112c。在各个实施例中，第一氧化物半导体层112a可以具有第一氧浓度，第二氧化物半导体层112b可以具有第二氧浓度，并且第三氧化物半导体层112c可以具有第三氧浓度。在各个实施例中，第二氧浓度可以低于第一氧浓度或第三氧浓度。在各个实施例中，第一氧浓度和第三氧浓度可以相同。
78.在各个实施例中，第一氧化物半导体层112a、第二氧化物半导体层112b和第三氧化物半导体层112c的每个可以包括in
x
ga
y
zn
z
m
w
o。m可以是选自由ti、al、ag、si、sn和它们的组合组成的组的金属。在各个实施例中，0＜(x、y、z)＜1。在各个实施例中，比率in：ga：zn：m在所有三个氧化物半导体层112a、112b、112c中可以相同。因此，在一些实施例中，氧化物半导体112a、112b、112c的各个层可以由相同的材料形成。在可选实施例中，第一氧化物半导体层112a、第二氧化物半导体层112b和第三氧化物半导体层112c可以具有彼此不同的比率in：ga：zn：m。进一步地，如图14所示，介电层可以与第一氧化物半导体层112a相邻，与第二氧化物半导体层112b相对。在一些实施例中，虽然第一氧化物半导体层112a可以具有与第二氧化物半导体层112b不同的材料组分，但是第一氧化物半导体层112a可以具有与第三氧化物半导体层112c相同的组分。通过改变氧化物半导体层112a、112b和112c的组分，每个氧化物半导体层的氧浓度可以相对于彼此改变。
79.在实施例中，可以使用pvd或ald形成氧化物半导体层112a、112b和112c。在pvd工艺期间，可以将氧气(o2)和氩气(ar)引入沉积室。通过控制气氛中的o2气体的量，可以控制氧化物半导体层的载流子浓度。例如，可以在氧化物半导体膜沉积期间使用高的o2流量与ar和o2的总流量的比率(即，o2/ar o2)来沉积第一氧化物半导体层112a。较高的氧气与氩气比率确保在沉积工艺期间环境中期望的氧气百分比，以形成具有较低载流子浓度的氧化物半导体。为了形成第一氧化物半导体层112a，o2/(ar o2)的流率比率“x”(其中0.05＜x＜1)
在沉积工艺期间提供了期望的o2百分比。因此，例如，当o2的流量为1sccm并且ar的流量为19sccm时，该比率可以是1/(19 1)或0.05。在其他实施例中，气氛可以主要或全部包含o2，该比率可以为1/(0 1)或1。
80.第二氧化物半导体层112b可以形成为具有比第一氧化物半导体层112a更高的载流子浓度。第二氧化物半导体层112b的氧含量可以低于第一氧化物半导体层112a的氧含量。o2流量与ar和o2的总流量的较低的比率(即，o2：ar o2)确保在沉积工艺期间环境中期望的氧气百分比，以形成具有较高载流子浓度的氧化物半导体。为了形成第二氧化物半导体层112b，o2/(ar o2)的流量比率“y”的比率(其中0＜y＜0.05)在沉积工艺期间提供了期望的o2百分比。因此，例如，当没有o2流入沉积室时，流量比率可以为0(即0/ar 0＝0)。在其他实施例中，o2的流量可以高达1sccm，并且ar的流量为19sccm，该比率可以为1/(19 1)或0.05。以这种方式，第二氧化物半导体层112b的氧含量可以低于第一氧化物半导体层112a的氧含量。
81.第三氧化物半导体层112c可以以与第一氧化物半导体层112a类似的方式形成(即，使用与用于形成第一氧化物半导体层112a的流量比率类似的流量比率)。因此，为了形成第三氧化物半导体层112c，o2/(ar o2)的高流量比率“x”(其中0.05＜x＜1)在沉积工艺期间提供了期望的o2百分比。以这种方式，第一氧化物半导体层112a和第三氧化物半导体层112c可以具有比第二氧化物半导体层112b更高的氧含量。
82.此外，在一些实施例中，第一氧化物半导体层112a、第二氧化物半导体层112b和第三氧化物半导体层112c可以具有in
x
ga
y
zn
z
m
w
o的组分，其中比率in：ga：zn：m可以在所有三个氧化物半导体层112a、112b、112c中相同。
83.在各个实施例中，第二氧化物半导体层112b的厚度(t
b
)可以大于第一氧化物半导体层112a(t
a
)和第三氧化物半导体层112c(t
c
)的组合厚度(例如，t
b
≥t
a
t
c
)。例如，第一氧化物半导体层112a(即t
a
)和第三氧化物半导体层112c(即t
c
)的厚度可以在1
‑
10nm的范围内，但是可以使用更厚或更薄的第一氧化物半导体层112a和第三氧化物半导体层112c。第二氧化物半导体层112b的厚度(t
b
)可以在10
‑
100nm的范围内，但是可以使用更厚或更薄的第二氧化物半导体层112b。因此，第二氧化物半导体层112b(t
b
)与第一氧化物半导体层(t
a
)或第三氧化物半导体层(t
c
)的厚度比率可以在1:10至1：100的范围内。
84.在各个实施例中，第二氧化物半导体层112b中的载流子浓度可以大于第一氧化物半导体层112a或第三氧化物半导体层112c中的载流子浓度。在各个实施例中，第二氧化物半导体层112b的载流子浓度可以大于第一氧化物半导体层112a和第三氧化物半导体层112c的组合载流子浓度。在各个实施例中，第一氧化物半导体层112a和第三氧化物半导体层112c中的载流子浓度可以在1
×
10
11
至1
×
10
14
的范围内。在各个实施例中，第二氧化物半导体层112b中的载流子浓度可以在1
×
10
14
至1
×
10
20
的范围内。因此，第二氧化物半导体层112b中的载流子浓度与第一氧化物半导体层和/或第三氧化物半导体层中的载流子浓度的比率可以在1∶1至1∶109的范围内。
85.在各个实施例中，可以通过pvd或ald或任何其他合适的方法来形成第一氧化物半导体层112a、第二氧化物半导体层112b和第三氧化物半导体层112c。在各个实施例中，可以形成沟道层112，使得可以使用比第二氧化物半导体层112b更高的o2/ar o2比率来形成第一氧化物半导体层112a和第三氧化物半导体层112c。在各个实施例中，可以退火图14所示的
中间结构。退火可以在任何合适的温度下执行任何合适的时间，诸如在800
‑
1200℃的范围内执行0.5
‑
4小时的范围内的时间。
86.图15是根据本发明的各个实施例的在沟道层上方共形地沉积介电层之后的图14的中间结构的垂直截面图。参考图15，介电层114可以共形地沉积在沟道层112上方。介电层114可以由氧化硅、氮氧化硅和/或低k介电材料(诸如有机硅酸盐玻璃或任何其他合适的介电材料)制成或包括氧化硅、氮氧化硅和/或低k介电材料。介电层114可以通过cvd、pecvd、pvd、ald或任何其他合适的方法形成。如上所讨论的，晶体管中利用的金属氧化物半导体材料可能遭受在氧化物半导体沟道层112与相邻的氧化物介电层110之间的界面处生成的载流子陷阱的影响。由于氧化物半导体沟道层112和/或相邻的氧化物层(110、114)中的物理缺陷，可以在氧化物半导体沟道层112和相邻的氧化物介电层(即高k介电层110和介电层114)之间的界面处生成载流子陷阱。由于载流子捕获，沟道中的电阻和阈值电压(晶体管导通所需的电压)可能会增大，晶体管中的漏极电流减小。电阻和阈值电压的增大会随着时间降低芯片性能，直到最终沟道阈值崩塌为止。此外，载流子陷阱可以通过补偿主要电荷载流子类型，消除自由电子或电子空穴(取决于哪种更为普遍)而干扰更有用的掺杂类型。另外，深层级陷阱可以缩短电荷载流子的非辐射寿命，并且通过肖克莱里德霍尔(srh)过程促进少数载流子的重组。缩短电荷载流子的非辐射寿命并且促进少数载流子的重组也可能对半导体器件性能产生不利影响。
87.本发明的各个实施例提供了形成有多个子层的沟道层112，其中第二氧化物半导体层112b的氧浓度低于第一氧化物半导体层112a的氧浓度。第二氧化物半导体层112b还可以具有比第三氧化物半导体层112c低的氧浓度。各个子层的变化的氧浓度提供了对第一氧化物半导体层112a和第三氧化物半导体层112c与相邻的氧化物层(即高k介电层110和介电层114)之间的相互作用的抑制。如此，可以在沟道层112与高k介电层110和介电层114之间的界面处形成电荷陷阱，导致较低的复合并且改进器件性能。
88.图16是根据本发明的实施例的在深沟槽蚀刻以分离沟道层之后的图15所示的中间结构的垂直截面图。参考图16，可以选择性地蚀刻介电层114和沟道层112，使得蚀刻沟槽109的底部中的介电层114和沟道层112的部分。选择性蚀刻可以通过干蚀刻来执行，诸如通过反应离子蚀刻。以这种方式，沟道层112可以分离成单独的沟道层112，使得交替的导电层104和介电层102的每个轨道101r具有其自己的沟道层112，该沟道层112与相邻的轨道101r的沟道层112分隔开。以这种方式，可以如下面更详细地讨论的那样制造晶体管的垂直柱。
89.图17是根据本发明的各个实施例的在用介电材料填充沟槽之后的图16所示的中间结构的垂直截面图。参考图17，可以用附加介电层114的材料填充沟槽109中的剩余空间，包括介电层114和沟道层112的蚀刻部分。
90.图18a是根据本发明的各个实施例的在执行平坦化步骤之后的图17所示的中间结构的垂直截面图。图18b是根据本发明的各个实施例的图18a所示的中间结构的平面图。可以通过化学机械抛光来执行平坦化。如图18a和图18b所示，可以执行平坦化，直到导电层104、介电层110和沟道层112的顶面暴露，并且均与介电层114的顶面共面。轨道101r的导电层104形成单独的晶体管的字线，如下面更详细地讨论的。器件轨道113r位于交替的导电层104a
‑
104d和介电层102a
‑
102d的相邻轨道101r之间，其中可以形成晶体管的垂直柱，如下面更详细地讨论的。
91.图19是图18b所示的中间器件结构的放大平面图。参考图19，可以在相邻的器件垂直柱117(参见图23b、图23c)之间形成隔离沟槽115。可以通过用光刻胶层(未示出)覆盖图18a和图18b所示的中间结构的表面并且图案化光刻胶层以暴露沟道层112和介电层114的表面部分来形成隔离沟槽115。接下来，可以各向异性地向下蚀刻沟道层112和介电层114的暴露部分至衬底100的表面。隔离沟槽115在相邻的介电层110之间延伸。如下面更详细地讨论的，导致沟道材料的垂直柱的形成的隔离沟槽115可以用于形成晶体管的器件垂直柱117。
92.图20是根据本发明的各个实施例的在隔离沟槽中形成隔离结构之后的图19所示的中间结构的平面图。参考图20，可以用介电材料填充隔离沟槽115以形成隔离结构116。隔离结构116可以由任何合适的介电材料制成，诸如但不限于氧化硅、氮氧化硅和/或低k介电材料(诸如有机硅酸盐玻璃)或高k材料(诸如氧化铪(hfo2)、氧化铪硅(hfsio)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、氧化锆、氧化钛、氧化铝、二氧化铪
‑
氧化铝(hfo2‑
al2o3))。隔离结构可以通过任何合适的方法制成，诸如cvd、pecvd或ald。
93.图21是根据本发明的各个实施例的示出源极线/位线沟槽的形成的图20的平面图。参考图21，源极线/位线沟槽118可以形成在隔离结构116的交替的侧面上。源极线/位线沟槽118在相邻的介电层110之间延伸并且垂直于衬底100的表面延伸。可以通过在图20所示的中间结构上方沉积和图案化光刻胶层(未示出)来形成源极线/位线沟槽118。然后，可以将图案化的光刻胶层用作蚀刻步骤的掩模。可以通过湿蚀刻或干蚀刻来执行蚀刻。
94.图22是根据本发明的各个实施例的示出在源极线/位线沟槽中形成源极线和位线之后的晶体管器件的图21的平面图。参考图22，可以在源极线/位线沟槽118中沉积导电材料以形成源极/漏极区域120。源极/漏极区域120可以由金属材料制成，诸如导电金属氮化物(诸如tin、tan或wn)或导电金属氮化物和元素金属(诸如w、cu、co、mo或ru)的组合。源极线/位线120可以通过cvd、pecvd、pvd、ald或任何其他合适的方法制成。以这种方式，可以制造多个晶体管122。每个晶体管可以包括用作栅电极的字线104、介电层110、沟道112和源极/漏极区域120。每个沟道112可以包括多个子层，例如，第一氧化物半导体层112a、第二氧化物半导体层112b和第三氧化物半导体层112c。每个轨道101r可以包括形成在轨道101r的相对侧上的晶体管122，其中每个相邻的晶体管122可以在第一水平方向hd1上彼此间隔开并且通过隔离结构116彼此隔离。此外，每个轨道101r可以包括在垂直方向上彼此间隔开的附加晶体管122，其中每个晶体管122可以通过形成在导电字线层104之间的每个介电层102彼此隔离。因此，导电层104的每层可以包括形成在轨道101r上的多个晶体管122。
95.图23a是图22所示的集成半导体器件200的立体图，其中去除了imd层107(图10a)以示出下面的细节。图23b是穿过图23a的线a
‑
a’的垂直截面图。图23c是穿过图23a的线b
‑
b’的垂直截面图。从图23a中可以看出，交替的导电层104和介电层102的轨道101r可以具有阶梯结构103。该配置允许通过耦接至导电层104a
‑
104d字线的每个层级的接触通孔结构(未示出)容易地访问单独的字线。即，可以随后形成单独的接触通孔结构以连接至阶梯中的单独的字线(台阶)。如关于图23b和图23c更详细地讨论的，在交替的导电层104和介电层102的轨道101r之间可以是轨道113r，轨道113r包括氧化物半导体晶体管122的垂直柱117。
96.参考图23b和图23c，晶体管122a
‑
122d可以位于由介电层102a
‑
102d分隔开的垂直器件层级中，从而形成氧化物半导体晶体管122a
‑
122d的垂直柱。如图23b所示，沟道层112
在垂直方向上延伸穿过每个器件层级102a
‑
102d，并且可以通过高k介电层114与字线(即导电层104a
‑
104d)分隔开。因此，沟道层112可以用作氧化物半导体晶体管122a
‑
122d的垂直柱中的所有晶体管122的公共沟道。如上讨论的，相邻的字线(即导电层104a
‑
104d)可以通过中间的介电层102a
‑
102d彼此分隔开。
97.如图23c所示，源极/漏极区域120可以在垂直方向上延伸穿过每个器件层级。因此，晶体管122a
‑
122d的垂直柱117中的每个晶体管122a
‑
122d可以共享公共漏极线120和公共源极线120。晶体管122a
‑
122d的相邻垂直柱117可以通过隔离结构116彼此分隔开。
98.图24a和图24b示出了根据各个实施例的可选集成半导体器件300。图24a是可选集成半导体器件300的平面图，而图24b是穿过图24a的a
‑
a’的垂直横截面。如图24b所示，可选集成半导体器件300具有两个阶梯结构103a和103b。氧化物半导体晶体管122的垂直柱位于两个阶梯结构103之间。这种配置允许附加接触通孔结构(未示出)与字线104a
‑
104d接触。
99.图25a是根据本发明的实施例的用于形成晶体管器件的示例性中间结构的可选配置的垂直截面图。参考图25a，根据本发明的各个实施例，可以通过在图13所示的中间结构中的介电层110上方共形地沉积第一沟道层111a来得到示例性中间结构的可选配置。在各个实施例中，第一沟道层111a可以由半导体氧化物材料制成。在实施例中，第一沟道层111a可以由具有式in
x
ga
y
zn
z
mo的半导体氧化物材料制成，其中m是选自由ti、al、ag、w、ce和sn和它们的组合组成的组的金属。在各个实施例中，0≤x≤1、0≤y≤1和0≤z≤1。其他半导体氧化物材料在本发明的预期范围内。可以使用合适的沉积工艺来沉积第一沟道层111a，包括物理气相沉积(pvd)、脉冲激光沉积(pld)、化学气相沉积(cvd)和原子层沉积(ald)。第一沟道层111a可以具有在0.1nm与50nm之间的厚度，诸如在5nm与35nm之间的厚度。
100.再次参考图25a，在沉积第一沟道层111a之后，可以在升高的温度下使包括第一沟道层111a的示例性中间结构经受热处理。在各个实施例中，热处理可以在真空或低压环境中。如本文使用的，“真空或低压环境”是指将热处理工艺期间的包含示例性中间结构的器皿或其他容器内的总气压控制为小于器皿或容器外部的环境气压。在各个实施例中，热处理期间的压力可以在10
‑
17
托至760托之间，诸如在10
‑9托至100托之间。在各个实施例中，热处理期间的压力可以在10
‑3托和760托之间。在实施例中，热处理期间的温度可以大于室温(例如，>25℃，诸如≥30℃)，并且可以高达约450℃。在实施例中，热处理可以作为均热退火或等离子体处理来执行。在真空或低压环境中的热处理可以促进第一沟道层111a中的载流子生成。
101.在各个实施例中，可以使包括第一沟道层111a的示例性中间结构经受在包括co、h2、ch4、hbr和它们的组合的工艺气体的存在下在升高的温度下的热处理。其他气体种类也在本发明的预期范围内。工艺气体可以包括还原气体，诸如co，以促进从第一沟道层111a的氧解吸。特别地，在工艺气体中包括co的实施例中，co可以根据式mo co
→
mo1‑
x
co
1 x
v
o
e
‑
与第一沟道层111a的半导体氧化物材料反应，其中mo是金属
‑
氧，v
o
是氧空位。因此，该反应可以促进氧从第一沟道层111a的解吸，以及氧空位和第一沟道层111a的载流子浓度的增加。可选地或附加地，工艺气体可以包括诸如h2、ch4、hbr等的氢基气体。在氢基气体的存在下的热处理可以促进半导体氧化物材料的氢掺杂和第一沟道层111a内的自由载流子的增加。
102.在热处理工艺期间，可以将工艺气体引入包含示例性中间结构的器皿或其他容器
中。在各个实施例中，可以在基本或基本上没有氧气(o2)的环境中进行包括第一沟道层111a的示例性中间结构的热处理。
103.图25b是根据本发明的实施例的示例性中间结构的可选配置的垂直截面图，该示例性中间结构包括共形地沉积在第一沟道层111a上方的第二沟道层111b。参考图25b，第二沟道层111b可以由半导体氧化物材料制成。在实施例中，第二沟道层111b可以由具有式in
x
ga
y
zn
z
mo的半导体氧化物材料制成，其中m是选自由ti、al、ag、w、ce和sn和它们的组合组成的组的金属。在各个实施例中，0≤x≤1、0≤y≤1和0≤z≤1。其他半导体氧化物材料在本发明的预期范围内。在各个实施例中，第一沟道层111a和第二沟道层111b中的比率in∶ga∶zn∶m可以相同。因此，在一些实施例中，第一沟道层111a和第二沟道层111b可以由相同的材料形成。在可选实施例中，第二沟道层111b可以由与第一沟道层111a的材料不同的材料形成。在各个实施例中，第二沟道层111b可以由inxgayzn
z
mo材料制成，其中比率in∶ga∶zn∶m与第一沟道层111a中的这些元素的比率不同。
104.可以使用合适的沉积工艺来沉积第二沟道层111b，包括物理气相沉积(pvd)、脉冲激光沉积(pld)、化学气相沉积(cvd)和原子层沉积(ald)。在一些实施例中，可以控制气氛中的o2气体的量，以在第二沟道层111b的沉积期间的o2的流量比率高于在第一沟道层111a的沉积期间使用的o2的流量比率。第二沟道层111b可以具有在0.1nm与50nm之间的厚度，诸如在5nm与35nm之间的厚度。第二沟道层111b的厚度可以等于或大于第一沟道层111a的厚度。在各个实施例中，第一沟道层111a和第二沟道层111b的组合厚度可以是50nm或更小。
105.在各个实施例中，可以使包括图25b所示的第二沟道层111b的示例性中间结构经受在包含氧气的工艺气体的存在下在升高的温度下的热处理。在各个实施例中，热处理期间的压力可以在10
‑3托和760托之间。在实施例中，热处理期间的温度可以大于室温(例如，>25℃，诸如≥30℃)，并且可以高达约450℃。在实施例中，热处理可以作为均热退火或等离子体处理来执行。在含氧气体环境中的热处理可以促进第二沟道层111b的载流子浓度的减小。
106.可以使包括第二沟道层111b的示例性中间结构经受在氧化工艺气体的存在下的热处理，氧化工艺气体可以包括例如基于co2、o2、o3、n2o的气体以及它们的组合。其他氧化气体在本发明的预期范围内。特别地，氧化气体可以根据式mo
y
‑1 v
o
e
‑
o
→
mo
y
与第二沟道层111b的半导体氧化物材料反应，其中mo是金属
‑
氧，o是来自氧化工艺气体的氧原子，并且v
o
为氧空位。因此，该反应可以促进第二沟道层111b中的氧空位的减少和第二沟道层111b中的载流子浓度的减小。
107.在各个实施例中，还可以退火包括图25b所示的第二沟道层111b的示例性中间结构。可以在任何合适的温度下执行退火任何合适的时间，诸如在800
‑
1200℃的范围内执行0.5
‑
4小时的范围内的时间。在各个实施例中，退火可以在含氧气体的存在下执行。这可以促进第二沟道层111b的半导体氧化物材料的进一步氧化和第二沟道层111b中的氧空位的减少。
108.再次参考图25b，图25b的放大部分示出了第一沟道层111a上和位于第一沟道层111a上方的第二沟道层111b，它们可以组合形成沟道层111。沟道层111可以包括面对介电层110的第一表面119和与第一表面119相对的第二表面121。沟道层111的第二表面121可以与完全组装的晶体管器件中的源电极和漏电极(例如，源极线和位线120)电接触。源电极和
漏电极可以随后如以上参考图22至图24a所述地形成。沟道层可以在第一表面119和第二表面121之间具有总厚度t
tot
。沟道层111的比第二表面121更靠近第一表面119的部分相对于沟道层111的比第一表面119更靠近第二表面121的部分可以是相对贫氧的。这可能是用于形成第一沟道层111a和第二沟道层111b的工艺条件的结果，该工艺条件可以促进第一沟道层111a的材料的氧解吸和到第二沟道层111b的材料的氧扩散。相对于第二沟道层111b中的氧空位的浓度，这也可以增大第一沟道层111a中的氧空位的浓度。通过控制用于形成第一沟道层111a和第二沟道层111b的工艺条件，可以可控制地改变沟道层111的整个厚度t
tot
中的氧含量和载流子浓度。
109.图25c是示出根据本发明的实施例的沟道层111的整个厚度上的载流子浓度的图。参考图25c，针对图25b所示的沟道层111的三个不同厚度t1、t2和t
n
绘制了每立方厘米的载流子浓度。虚线表示在厚度t1、t2和t
n
之间的沟道层111内的载流子浓度的外推。如图25c所示，载流子浓度具有梯度分布，其中最高载流子浓度最接近沟道层111的第一表面119，并且载流子浓度在沟道层111的第一表面119和第二表面121之间的沟道层111的整个厚度上逐渐减小。换句话说，沟道层111的载流子浓度可以根据梯度分布增大，该载流子浓度作为增大从沟道层111的第二表面121的深度的的函数。在实施例中，沟道层111的第二表面121可以与晶体管器件的相应的源电极和漏电极(例如，源极线和位线)电接触。在各个实施例中，整个沟道层111的载流子浓度可以在1
×
10
11
cm
‑3和1
×
10
21
cm
‑3之间的范围内变化。在实施例中，沟道层111在第二表面121处的载流子浓度可以小于1
×
10
18
cm
‑3，诸如在1
×
10
11
cm
‑3和1
×
10
15
cm
‑3之间，包括在1
×
10
11
cm
‑3和1
×
10
13
cm
‑3之间。
110.另外，实施例沟道层111的x射线光电子能谱(xps)深度分布分析证实，沟道层111中的氧空位的峰值比率在沟道层111的第一表面119和第二表面121之间的沟道层111的整个厚度上逐渐减小。因此，沟道层111的氧空位浓度可以根据梯度分布增大，该载流子浓度作为增大从沟道层111的第二表面121的深度的函数。
111.本发明的各个实施例提供了沟道层111，沟道层111具有根据梯度分布增大的载流子浓度，载流子浓度作为增大从沟道层111的表面121的深度的函数。在实施例中，沟道层111的表面121可以与晶体管器件的相应的源电极和漏电极(例如，源极线和位线)电接触。在各个实施例中，整个沟道层111的载流子浓度可以在1
×
10
11
cm
‑3和1
×
10
21
cm
‑3之间的范围内变化。在各个实施例中，沟道层111可以具有根据梯度分布增大的氧空位浓度，氧空位浓度作为增大从沟道层111的表面121的深度的函数。通过提供用于具有根据梯度分布增大的载流子浓度的晶体管器件的沟道层111，载流子浓度作为增大从沟道层111的表面121的深度的函数，晶体管器件可以具有小的正阈值电压偏移和高的导通电流，并且可以实现超快驱动，同时避免由于短沟道效应而形成穿过沟道的不期望的导电路径。
112.在形成沟道层111之后，可以执行图15至图23c的处理步骤，以在沟道层111上方形成介电层114，选择性地蚀刻介电层114和沟道层111以分离沟道层111，使得交替的导电层104和介电层102的每个轨道101r具有其自身的沟道层111，该沟道层111与相邻的轨道101r的沟道层111分隔开，用介电材料114填充沟槽并且平坦化介电材料114以在交替的导电层104和介电层102的相邻的轨道101r之间形成器件轨道113r，选择性地蚀刻沟道层111和介电材料114的部分以在相邻的器件垂直柱117之间形成隔离沟槽115，用介电材料填充隔离沟槽以形成隔离结构116，在隔离结构116的交替的侧面上形成源极线和位线沟槽118，以及
在源极线和位线沟槽118内沉积导电材料以形成与沟道层111的第二表面121电接触的源极线120和位线120以形成晶体管器件122。
113.每个晶体管器件122可以包括用作栅电极的字线104、介电层110、沟道层111以及与沟道层111的表面121接触的源/漏电极。每个沟道层111可以具有根据梯度分布增大的载流子浓度，该载流子浓度作为增大从沟道层111的表面121的深度的函数。
114.每个轨道101r可以包括形成在轨道101r的相对侧上的多个晶体管器件122，其中每个相邻的晶体管器件122可以在第一水平方向hd1上彼此间隔开并且通过隔离结构116彼此隔离。此外，每个晶体管器件122可以彼此间隔开并且在垂直方向上通过形成在每个导电字线层104之间的介电层102隔离。可以在交替的导电层104和介电层102中提供一个或多个阶梯结构103、103a、103b，以促进与每个导电字线层104的电接触的形成。
115.在一些实施例中，晶体管器件122的沟道可以包括形成有多个子层的沟道层112(如以上参考图14所述)和具有梯度载流子浓度分布的沟道层111(如以上参考图25a至图25c所述)的组合。在一个示例性实施例中，例如，可以在氧化物半导体膜沉积期间使用o2与ar和o2的总流量的高流量比率(即，o2/ar o2)来沉积第一氧化物半导体层112a。较高的氧气与氩气比率确保在沉积工艺期间环境中期望的氧气百分比以形成具有较低载流子浓度的氧化物半导体。为了形成第一氧化物半导体层112a，在沉积工艺期间，o2/(ar o2)的流量比率“x”(其中0.05＜x＜1)提供了期望的o2百分比。因此，例如，当o2的流量为1sccm并且ar的流量为19sccm时，该比率可以是1/(19 1)或0.05。在其他实施例中，气氛可以主要或全部包含o2，该比率可以为1/(0 1)或1。
116.第二氧化物半导体层112b可以形成在第一氧化物半导体层112a上方。第二氧化物半导体层可以具有比第一氧化物半导体层112a更高的载流子浓度。第二氧化物半导体层112b的氧含量可以低于第一氧化物半导体层112a的氧含量。在实施例中，o2与ar和o2的总流量的较低的流量比率(即，o2：ar o2)确保在沉积工艺期间环境中期望的氧气百分比以形成具有较高载流子浓度的氧化物半导体。为了形成第二氧化物半导体层112b，可以使用o2/(ar o2)的较高流量比率“y”(其中0＜y＜0.05)以在沉积工艺期间提供期望的o2百分比。因此，例如，当没有o2流入沉积室时，流量比率可以为0(即0/ar 0＝0)。在其他实施例中，o2的流量可以高达1sccm，并且ar的流量为19sccm，该比率可以为1/(19 1)或0.05。以这种方式，第二氧化物半导体层112b的氧含量可以低于第一氧化物半导体层112a的氧含量。
117.然后，可以使第二氧化物半导体层112b经受在升高的温度下的热处理以促进氧从第二氧化物半导体层112b的解吸，诸如以上参考图25a所描述的。在各个实施例中，热处理可以在真空或低压环境中，并且可以可选地在诸如co、h2、ch4、hbr和它们的组合的工艺气体的存在下进行，以进一步促进氧从第二氧化物半导体层112b的解吸和第二氧化物半导体层112b中的氧空位的生成。热处理可以在基本或基本上没有氧气(o2)的环境中进行。
118.第三氧化物半导体层112c可以形成在第二氧化物半导体层112b上方。在一些实施例中，与第二氧化物半导体层112b的沉积期间所使用的相比，可以控制气氛中的o2气体的量以在第三氧化物半导体层112c的沉积期间具有更高的o2流量比率。在实施例中，可以以类似于第一氧化物半导体层112a的方式(即，使用与用于形成第一氧化物半导体层112a的流量比率类似的流量比率)形成第三氧化物半导体层112c。可选地，可以使用与用于形成第二氧化物半导体层112b的流量比率率类似的流量比率率来形成第三氧化物半导体层112c。
在一些实施例中，用于形成第三氧化物半导体层112c的流量比率率可以与用于形成第一氧化物半导体层112a和第二氧化物半导体层112b的流量比率率不同。
119.在沉积第三氧化物半导体层112c之后，可以在可选地存在含氧气体的情况下退火中间结构，含氧气体可以进一步氧化第三氧化物半导体层112c。用于形成第二氧化物半导体层112b和第三氧化物半导体层112c的工艺条件可以促进氧从第二氧化物半导体层112b的解吸以及氧向第三氧化物半导体层112c(以及可选地第一氧化物半导体层112a)的扩散，并且也可以相对于第一氧化物半导体层112a和第三氧化物半导体层112c中的氧空位的浓度增大第二氧化物半导体层112b中的氧空位的浓度。
120.如上所述的由多个子层112a、112b和112c形成的沟道层112可以具有初始根据梯度分布增大的载流子浓度，该载流子浓度作为增大从沟道层112的第一表面(对应于第三氧化物半导体层112c的上表面)的深度的函数，然后靠近沟道层112的第二表面(对应于第一氧化物半导体层112a的下表面)的载流子浓度减小。类似地，沟道层112的氧空位浓度可以根据梯度分布增大，该氧空位浓度作为增大从第一表面的深度的函数，并且然后氧空位浓度可以在靠近第二表面处减小。因此，沟道层112可以防止由于短沟道效应而在源电极和漏电极之间形成不期望的导电路径，同时另外可以在沟道层112和高k介电层110之间的界面处形成较少的电荷陷阱，导致较低的重组，并且改进器件性能。
121.图26是根据本发明的实施例的晶体管器件222的另一示例性结构的垂直截面图。晶体管器件222可以形成在支撑结构上方，该支撑结构可以是如图1a至图1c所示的衬底或下部层级器件结构100。参考图26，晶体管器件222可以包括由导电材料制成的字线204，诸如金属(例如，w、cu、co、mo、ru等)、导电金属氮化物(例如，tin、tan或wn)或导电材料的各种组合。字线204可以用作晶体管器件222的栅电极。
122.介电层210可以设置在字线204上方。介电层210可以包括例如氧化铪(hfo2)、氧化铪硅(hfsio)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、氧化锆(zro2)、氧化钛(tio2)、氧化铪镧(hflao)、氧化铝(al2o3)、二氧化铪
‑
氧化铝(hfo2‑
al2o3)、氧化钽(ta2o5)或它们的组合。在一些实施例中，介电层210可以包括sio
x
/sin
y
/sio
x
(ono)、铁电体或另一存储器层。
123.再次参考图26，可以在介电层210上方设置沟道层212。沟道层212可以包括氧化物半导体材料，诸如in
x
ga
y
zn
z
mo，其中m是选自由ti、al、ag、w、ce和sn和它们的组合组成的组中的金属。在各个实施例中，0<x<1，0≤y≤1，并且0≤z≤1。
124.沟道层212可以包括形成有多个子层的沟道层，诸如以上参考图14描述的沟道层112。特别地，沟道层212可以包括位于高k层210上方的具有第一氧浓度的第一氧化物半导体层112a、位于第一氧化物半导体层112a上方的具有第二氧浓度的第二氧化物半导体层112b以及位于第二氧化物半导体层112b上方的具有第三氧浓度的第三氧化物半导体层112c，其中第二氧化物半导体层112b的氧浓度低于第一氧化物半导体层112a和第三氧化物半导体层112c的氧浓度。第二氧化物半导体层112b可以具有比第一氧化物半导体层112a和第三氧化物半导体层112c更高的载流子浓度。因此，在各个实施例中，与下表面224和上表面226之间的沟道层212的中间部分228中的载流子浓度相比，沟道层212可以具有靠近沟道层212的下表面224(即，在沟道层212和介电层210之间的界面处)的较低的载流子浓度和靠近沟道层212的上表面226(即，在沟道层212、帽层207与源电极220和漏电极221之间的界面
处)的较低的载流子浓度。
125.可选地或附加地，沟道层212可以包括具有梯度载流子浓度分布的沟道层，诸如以上参考图25a至图25c所述的沟道层111。特别地，沟道层212可以具有根据梯度分布增大的载流子浓度，该载流子浓度作为增大从沟道层212的上表面226的深度的函数。沟道层112还可以具有根据梯度分布减小的氧空位浓度，氧空位浓度作为增大从沟道层212的上表面226的深度的函数。因此，在各个实施例中，与沟道层212的中间部分228中的载流子浓度相比，沟道层212可以具有靠近沟道层212的上表面226(即，在沟道层212、帽层207与源电极220和漏电极221之间的界面处)的较低的载流子浓度。
126.再次参考图26，可以在沟道层212的上表面226上方设置帽层207。帽层207可以包括合适的介电材料，诸如氧化硅(sio)、氮化硅(sin)或高k材料，诸如氧化铝(al2o3)。其他合适的介电材料在本发明的预期范围内。
127.晶体管器件222还可以包括源极线220和位线221，源极线220和位线221延伸穿过帽层207中的开口并且与沟道层212的上表面226接触。源极线220和位线221可以由导电材料制成，诸如金属(例如，w、cu、co、mo、ru等)、导电金属氮化物(例如，tin、tan或wn)或导电材料的各种组合。源极线220可以用作晶体管器件222的源电极，并且位线221可以用作晶体管器件222的漏电极。源极线220和位线221可以彼此横向间隔开，并且帽层207可以在源极线220和位线221之间的沟道层212的上表面226上方延伸。源极线220和位线221之间的距离限定晶体管器件222的有效沟道长度l。在各个实施例中，晶体管器件222的有效沟道长度l可以在5nm至500nm的范围内。在实施例中，靠近沟道层212的上表面226的沟道层212的相对较低的载流子浓度可以防止由于短沟道效应而形成穿过源极线220和位线221之间的沟道层212的导电路径，并且还可以限制在沟道层112和帽层207之间的界面处的电荷陷阱的形成。
128.介电材料214可以设置在帽层207的表面上方、帽层207和沟道层212的横向侧面上方以及介电层210的暴露的上表面上方，介电材料214可以是层间介电(ild)材料，诸如氧化硅、氮氧化硅和/或低k介电材料，诸如有机硅酸盐玻璃或任何其他合适的介电材料。介电材料214可以横向围绕源极线220和位线221的部分。
129.在各个实施例中，可以通过在介电层210上方沉积连续的沟道层和连续的帽层，使用光刻工艺在连续的帽层的至少一个区域上方形成图案化的掩模，以及蚀刻连续的帽层和连续的沟道层的剩余的未掩蔽部分，以在介电层210上方提供图案化的沟道层212和图案化的帽层207来制造如图26所示的晶体管器件222。然后，可以使用合适的沉积方法(诸如通过cvd、pvd、pecvd、ald等)在图案化的帽层207的顶面上方、图案化的帽层207和图案化的沟道层212的横向侧面上方以及介电层210的暴露的上表面上方沉积介电材料214。可以使用光刻工艺在介电材料214上方形成图案化的掩模，并且可以蚀刻介电材料214的未掩蔽部分以形成穿过介电材料214和帽层207的开口，其中沟道层212的上表面226的部分可以在开口的底面中暴露。然后，可以将导电材料沉积在开口内，并且可选地平坦化导电材料，以分别形成与沟道层212的上表面226电接触的源极线220和位线221。
130.虽然图26所示的晶体管器件222是底部栅极或背栅晶体管，其中栅电极(即，字线204)设置在沟道层212的下表面224下方，但是在可选实施例中，晶体管器件222可以是顶部栅极晶体管，其中可以在源极线220和位线221之间的沟道层212的上表面226上方设置图案
化的介电层210和图案化的栅电极(即字线205)。
131.图27示出了形成实施例氧化物半导体晶体管(122、222)的实施例方法400。参考图27，方法400包括沉积栅电极(104、204)的步骤402。参考步骤404，该方法包括沉积与栅电极(104、204)接触的介电层(110、210)。参考步骤406，该方法包括沉积与介电层110接触的沟道层(112、212)，其中沉积沟道层(112、212)包括沉积包括in
x
ga
y
zn
z
mo的第一氧化物半导体层112a的步骤，其中m选自由ti、al、ag、si、sn和它们的组合组成的组；并且0<(x、y、z)<1。参考步骤408，沉积沟道层(112、212)的步骤还包括沉积包括in
x
ga
y
zn
z
mo的第二氧化物半导体层112b，其中m选自由ti、al、ag、si、sn和它们的组合组成的组，其中第二氧化物半导体层112b的组分不同于第一氧化物半导体层112a的组分。参考步骤410，沉积沟道层(112、212)的步骤还包括沉积包括in
x
ga
y
zn
z
mo的第三氧化物半导体层112c，其中m选自由ti、al、ag、si、sn和它们的组合组成的组，其中第三氧化物半导体层112c的组分不同于第二氧化物半导体层112b的组分。参考步骤412，该方法还包括形成与沟道层(112、212)接触的源极/漏极线(120、220、221)的步骤。在实施例方法400中，第一氧化物半导体层112a和第二氧化物半导体层112b的组分导致第二氧化物半导体层的第二氧浓度低于第一氧化物半导体层的第一氧浓度。
132.图28示出了形成实施例氧化物半导体晶体管(122、222)的可选实施例方法500。参考图28，该方法包括沉积栅电极(104、204)的步骤502。参考步骤504，该方法包括沉积与栅电极(104、204)接触的介电层(110、210)。参考步骤506，该方法包括沉积与介电层(110、210)接触的沟道层(112、212)，其中沉积沟道层(112、212)包括在o2与ar o2的高流量比率环境中沉积第一氧化物半导体层112a的步骤。参考步骤508，沉积沟道层(112、212)的步骤还包括在o2与ar o2的低比率环境中沉积第二氧化物半导体层112b。参考步骤510，沉积沟道层(112、212)的步骤还包括在o2与ar o2的高比率环境中沉积第三氧化物半导体层112c。参考步骤512，该方法还包括形成与沟道层(112、212)接触的源极/漏极线(120、220、221)的步骤。在实施例方法500中，第一氧化物半导体层112a的所得的第一氧浓度高于第二氧化物半导体层112b的第二氧浓度。
133.图29示出了形成实施例氧化物半导体晶体管(122、222)的可选实施例方法600。参考图29，该方法包括沉积栅电极(104、204)的步骤602。参考步骤604，该方法包括沉积与栅电极(104、204)接触的介电层(110、210)。参考步骤606，该方法包括沉积氧化物半导体材料的第一层111a。参考步骤608，该方法还包括在真空或低压环境中执行氧化物半导体材料的第一层111a的热处理。参考步骤610，该方法还包括在第一层111a上方沉积氧化物半导体材料的第二层111b，以提供具有根据梯度分布增大的载流子浓度的沟道层(111、212)，载流子浓度作为增大从沟道层(111、212)的表面(121、226)的深度的函数。参考步骤612，该方法还包括在沟道层(111、212)的表面(121、226)上方形成源极/漏极线(120、220、221)的步骤。
134.在一些应用中，本文公开的各个实施例提供了具有不同氧水平的多层沟道层，多层沟道层通过抑制氧化物半导体沟道层和相邻的介电氧化物层之间的相互作用来减少界面载流子陷阱。此外，由于栅极摆幅偏置，多层沟道层可以增强到器件的低磁滞特性作为小信号rf特性。具有不同氧水平的多层沟道层的另一个优点是可以通过二次离子质谱(sims)检测和确认氧浓度。
135.在一些应用中，本文公开的各个实施例提供具有根据梯度分布增大的载流子浓度
的沟道层，该载流子浓度作为增大从沟道层的表面的深度的函数。在实施例中，沟道层的表面可以与晶体管器件的相应的源电极和漏电极(例如，源极线和位线)电接触。在各个实施例中，整个沟道层中的载流子浓度可以在1
×
10
11
cm
‑3和1
×
10
21
cm
‑3之间的范围内变化。在各个实施例中，沟道层可以具有根据梯度分布增大的氧空位浓度，氧空位浓度作为增大从沟道层的表面的深度的函数。通过提供用于晶体管器件的沟道层，该沟道层的载流子浓度根据梯度分布增大，该载流子浓度作为增大从沟道层的表面的深度的函数，该晶体管器件可以提供高性能，同时避免由于短沟道效应而形成穿过沟道的不期望的导电路径。
136.参考所有附图并且根据本发明的各个实施例，提供了一种晶体管(122、222)，其中该晶体管(122、222)包括栅电极(104、204)、介电层(110、210)、源电极和漏电极(120、220、221)以及沟道层(112、111、226)，沟道层(112、111、226)具有上表面(121、226)、下表面(119、224)与位于上表面(121、226)和下表面(119、224)之间的中间部分(112b、228)，其中源电极和漏电极(120、220、221)与沟道层(112、111、226)的上表面(121、226)电接触，并且沟道层(112、111、226)具有靠近沟道层(112、111、226)的上表面的第一载流子浓度和沟道层(112、111、226)的中间部分(112b、228)中的第二载流子浓度，并且第一载流子浓度小于第二载流子浓度。
137.在实施例中，沟道层(112、226)具有靠近沟道层(112、111、226)的下表面(119、224)的第三载流子浓度，并且第三载流子浓度小于第二载流子浓度。
138.在另一个实施例中，沟道层(112、226)包括具有第一氧浓度的第一氧化物半导体层112a、具有第二氧浓度的第二氧化物半导体层112b和具有第三氧浓度的第三氧化物半导体层112c。在实施例晶体管中，第二氧化物半导体层112b位于第一氧化物半导体层112a和第三氧化物半导体层112c之间。另外，其中第二氧浓度低于第一氧浓度或第三氧浓度。
139.在另一个实施例中，第一氧浓度和第三氧浓度相等。在另一实施例中，介电层(110、210)与第一氧化物半导体层112a相邻，与第二氧化物半导体层112b相对。在另一个实施例中，栅电极(104、204)与介电层(110、210)相邻，与第一氧化物半导体层112a相对。在另一个实施例中，介电层(110、210)可以选自由氧化铪(hfo2)、氧化铪硅(hfsio)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、氧化锆(zro2)、氧化钛(tio2)、氧化铝(al2o3)、二氧化铪
‑
氧化铝(hfo2‑
al2o3)、氧化钽(ta2o5)、sio
x
/sin
y
/sio
x
或铁电体组成的组。在另一实施例中，第一氧化物半导体层112a、第二氧化物半导体层112b和第三氧化物半导体层112c包括in
x
ga
y
zn
z
mo，其中m选自由ti、al、ag、si、sn和它们的组合组成的组；并且0<(x、y、z)<1。在另一个实施例中，第一氧化物半导体层112a、第二氧化物半导体层112b和第三氧化物半导体层112c包括in
x
ga
y
zn
z
m
w
的不同组分。在另一个实施例中，第二氧化物半导体层112b的厚度大于第一氧化物半导体层112a和第三氧化物半导体层112c的组合厚度。在另一个实施例中，第二氧化物半导体层112b中的载流子浓度与第一氧化物半导体层112a中的载流子浓度的比率在1:1至1：109的范围内。
140.附加实施例涉及形成氧化物半导体晶体管(122、222)的方法，该方法包括沉积栅电极(104、204)，沉积介电层(110、210)和沉积沟道层(112、212)，其中沉积沟道层包括沉积包括in
x
ga
y
zn
z
mo的第一氧化物半导体层112a，其中m选自由ti、al、ag、si、sn和它们的组合组成的组；并且0＜(x、y、z)＜1，沉积包括in
x
ga
y
zn
z
mo的第二氧化物半导体层112b，其中m选自由ti、al、ag、si、sn和它们的组合组成的组，并且其中，第二氧化物半导体层112b的组分
与第一氧化物半导体层112a的组分不同，并且沉积包括in
x
ga
y
zn
z
mo的第三氧化物半导体层112c，其中m选自由ti、al、ag、si、sn和它们的组合组成的组，并且其中，第三氧化物半导体层112c的组分不同于第二氧化物半导体层112b的组分，并且其中，第二氧化物半导体层112b的第二氧浓度低于第一氧化物半导体层112a的第一氧浓度。该方法还包括形成与沟道层(112、212)接触的源电极(120、220)和漏电极(120、221)。
141.在另一实施例中，通过原子层沉积和物理气相沉积中的至少一个来执行沉积沟道层(112、212)。在另一个实施例中，第一氧化物半导体层112a的组分和第三氧化物半导体层112c的组分相同。在另一个实施例中，第二氧化物半导体层112b的第二氧浓度低于第三氧化物半导体层112c的第三氧浓度。
142.附加实施例涉及形成氧化物半导体晶体管(122、222)的方法，该方法包括沉积栅电极(104、204)，沉积介电层(110、210)和沉积沟道层(112、212)，其中沉积沟道层包括在具有o2/(ar o2)的第一流量比率的环境中使用物理气相沉积工艺沉积具有第一氧浓度的第一氧化物半导体层112a，在具有o2/(ar o2)的第二流量比率的环境中使用物理气相沉积工艺沉积具有第二氧浓度的第二氧化物半导体层112b，以及在具有o2/(ar o2)的第三流量比率的环境中使用物理气相沉积具有第三氧浓度的第三氧化物半导体层112c，其中o2/(ar o2)的第二流量比率低于o2/(ar o2)的第一流量比率和第三流量比率，并且其中，第二氧浓度低于第一氧浓度和第三氧浓度。该方法还包括形成与沟道层(112、212)接触的源电极(120、220)和漏电极(120、221)。
143.在另一个实施例中，通过物理气相沉积来执行沉积沟道层(112、212)。在另一实施例中，该方法包括退火沟道层(112、212)。在另一个实施例中，o2/(ar o2)的第一流量比率和第三流量比率大于0.05并且小于1。在另一个实施例中，o2/(ar o2)的第二流量比率大于或等于为0并且小于或等于0.05。在另一个实施例中，第一氧化物半导体层112a、第二氧化物半导体层112b和第三氧化物半导体层112c包括in
x
ga
y
zn
z
mo的组分，其中m选自由ti、al、ag、si、sn和它们的组合组成的组，并且在第一氧化物半导体层112a、第二氧化物半导体层112b和第三氧化物半导体层112c的每个中，in∶ga∶zn∶m的比率相同。
144.本技术的一些实施例提供了一种晶体管，包括：栅电极；介电层；源电极和漏电极；以及沟道层，具有上表面、下表面与位于所述上表面和所述下表面之间的中间部分，其中，所述源电极和所述漏电极与所述沟道层的所述上表面电接触，并且所述沟道层具有靠近所述沟道层的所述上表面的第一载流子浓度和所述沟道层的所述中间部分中的第二载流子浓度，并且所述第一载流子浓度小于所述第二载流子浓度。
145.在一些实施例中，所述沟道层具有靠近所述沟道层的所述下表面的第三载流子浓度，并且所述第三载流子浓度小于所述第二载流子浓度。在一些实施例中，所述沟道层包括：第一氧化物半导体层，具有第一氧浓度；第二氧化物半导体层，具有第二氧浓度；以及第三氧化物半导体层，具有第三氧浓度，其中，所述第二氧化物半导体层位于所述第一氧化物半导体层和所述第三氧化物半导体层之间；并且其中，所述第二氧浓度低于所述第一氧浓度和所述第三氧浓度。在一些实施例中，所述第一氧浓度和所述第三氧浓度相等。在一些实施例中，所述介电层与所述第一氧化物半导体层相邻，与所述第二氧化物半导体层相对，并且所述栅电极与所述介电层相邻，与所述第一氧化物半导体层相对。在一些实施例中，所述介电层包括选自由氧化铪(hfo2)、氧化铪硅(hfsio)、氧化铪钽(hftao)、氧化铪钛(hftio)、
氧化铪锆(hfzro)、氧化锆(zro2)、氧化钛(tio2)、氧化铝(al2o3)、二氧化铪
‑
氧化铝(hfo2‑
al2o3)、氧化钽(ta2o5)、sio
x
/sin
y
/sio
x
或铁电体组成的组。在一些实施例中，所述第一氧化物半导体层、所述第二氧化物半导体层和所述第三氧化物半导体层包括in
x
ga
y
zn
z
mo，其中，m选自由ti、al、ag、si、sn和它们的组合组成的组，并且0<(x、y、z)<1；并且所述源电极和所述漏电极包括导电金属材料。在一些实施例中，所述第一氧化物半导体层、所述第二氧化物半导体层和所述第三氧化物半导体层包括in
x
ga
y
zn
z
m
w
的不同组分。在一些实施例中，所述第二氧化物半导体层的厚度大于所述第一氧化物半导体层和所述第三氧化物半导体层的组合厚度。在一些实施例中，所述第二氧化物半导体层中的载流子浓度与所述第一氧化物半导体层中的载流子浓度的比率在1:1至1：109的范围内。
146.本技术的另一些实施例提供了一种形成氧化物半导体晶体管的方法，包括：沉积栅电极；沉积介电层；沉积沟道层，包括：沉积包括in
x
ga
y
zn
z
mo的第一氧化物半导体层，其中，m选自由ti、al、ag、si、sn和它们的组合组成的组，并且0＜(x、y、z)＜1；沉积包括in
x
ga
y
zn
z
mo的第二氧化物半导体层，其中，m选自由ti、al、ag、si、sn和它们的组合组成的组，其中，所述第二氧化物半导体层的组分与所述第一氧化物半导体层的组分不同；沉积包括in
x
ga
y
zn
z
mo的第三氧化物半导体层，其中，m选自由ti、al、ag、si、sn和它们的组合组成的组，其中，所述第三氧化物半导体层的组分与所述第二氧化物半导体层的组分不同；其中，所述第二氧化物半导体层的第二氧浓度低于所述第一氧化物半导体层的第一氧浓度；以及形成与所述沟道层接触的源电极和漏电极。
147.在一些实施例中，通过原子层沉积和物理气相沉积中的至少一个来执行沉积所述沟道层。在一些实施例中，所述第一氧化物半导体层的组分和所述第三氧化物半导体层的组分相同。在一些实施例中，所述第二氧化物半导体层的所述第二氧浓度低于所述第三氧化物半导体层的第三氧浓度。
148.本技术的又一些实施例提供了一种形成氧化物半导体晶体管的方法，包括：沉积栅电极；沉积介电层；沉积沟道层，包括：在具有o2/(ar o2)的第一流量比率的环境中使用物理气相沉积工艺沉积具有第一氧浓度的第一氧化物半导体层；在具有o2/(ar o2)的第二流量比率的环境中使用物理气相沉积工艺沉积具有第二氧浓度的第二氧化物半导体层；在具有o2/(ar o2)的第三流量比率的环境中使用物理气相沉积具有第三氧浓度的第三氧化物半导体层，其中，o2/(ar o2)的所述第二流量比率低于o2/(ar o2)的所述第一流量比率和所述第三流量比率，并且其中，所述第二氧浓度低于所述第一氧浓度和所述第三氧浓度；以及形成与所述沟道层接触的源电极和漏电极。
149.在一些实施例中，通过物理气相沉积来执行沉积所述沟道层。在一些实施例中，方法还包括退火所述沟道层。在一些实施例中，o2/(ar o2)的所述第一流量比率和所述第三流量比率大于0.05并且小于1。在一些实施例中，o2/(ar o2)的所述第二流量比率大于或等于为0并且小于或等于0.05。在一些实施例中，所述第一氧化物半导体层、所述第二氧化物半导体层和所述第三氧化物半导体层包括in
x
ga
y
zn
z
mo的组分，其中，m选自由ti、al、ag、si、sn和它们的组合组成的组，并且在所述第一氧化物半导体层、所述第二氧化物半导体层和所述第三氧化物半导体层的每个中，in∶ga∶zn∶m的比率相同。
150.前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文
所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。