具有气隙的半导体元件的制作方法

1.本公开主张2020年4月24日申请的美国正式申请案第16/857,931号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。


背景技术：

2.半导体元件是使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸是逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的工艺期间，是增加不同的问题，且如此的问题在数量与复杂度上持续增加。因此，仍然持续着在达到改善品质、良率、效能与可靠度以及降低复杂度方面的挑战。
3.上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。


技术实现要素：

4.本公开的一实施例提供一种半导体元件，包括：一基板；一第一导电线，设置于该基板上且具有二侧；一第一突出部，该设置在该第一导电线的其中一侧；一第二导电线，邻近该第一导电线设置且具有二侧；一第二突出部，设置在该第二导电线的其中一侧，并面对该第一突出部；一气隙，设置在该第一突出部与该第二突出部之间；其中该第一突出部与该第二突出部之间的一距离，小于该第一导电线与该第二导电线之间的一距离。
5.在本公开的一些实施例中，该半导体元件还包括：一覆盖层，设置在该该第一突出部与该第二突出部上且密封该气隙。
6.在本公开的一些实施例中，该第一突出部邻近该第一导电线的一端设置，且该第二突出部邻近该第二导电线的一端设置。
7.在本公开的一些实施例中，该半导体元件还包括：一隔离层以及一第一衬垫层，其中该第一衬垫层设置在该第一突出部的其中一侧上、在该第二突出部的其中一侧上以及在该隔离层的一上表面上，其中该第一突出部的该侧以及该第二突出部的该侧相互面对设置。
8.在本公开的一些实施例中，该半导体元件还包括：一隔离层以及多个第二衬垫层，其中该第一导电线与该第二导电线设置在该隔离层上，该多个第二衬垫层设置在该第一突出部的各侧边上、在该第二突出部的各侧边上以及在该隔离层的一上表面上。
9.在本公开的一些实施例中，该半导体元件还包括：多个第三衬垫层，设置在该第一突出部的各侧边上以及在该第二突出部的各侧边上。
10.在本公开的一些实施例中，该半导体元件还包括：一第四衬垫层，设置在该覆盖层下方及在该第一突出部与该第二突出部之间。
11.在本公开的一些实施例中，该半导体元件还包括：一密封层，设置在该第一导电线的一端上与该第二导电线的一端上，其中该第一导电线、该第二导电线以及该密封层位于
相同的一垂直位面。
12.在本公开的一些实施例中，该半导体元件还包括：多个保护层，设置在该第一导电线与该覆盖层之间，以及在该第二导电线与该覆盖层之间。
13.在本公开的一些实施例中，该多个保护层由下列材料所制：钽、氮化钽、氮碳化钨、钴
‑
钨
‑
磷化物合金、磷化钴合金、镍
‑
钨
‑
磷化物合金、镍硼合金、钴
‑
钨
‑
硼合金、镍
‑
铼
‑
磷化物合金、钴
‑
铼
‑
磷化物合金，或镍。
14.在本公开的一些实施例中，该气隙是以平行于该第一导电线与该第二导电线的主轴而延伸。
15.在本公开的一些实施例中，该第一衬垫层为多孔的。
16.在本公开的一些实施例中，该第一衬垫层的一孔隙率介于大约45％到大约75％之间。
17.在本公开的一些实施例中，该半导体元件还包括：多个阻障层，设置在该第一突出部的各侧边上以及在该第二突出部的各侧边上，其中该多个阻障层由下列材料所制：钛、氮化钛、氮化钛硅(titanium silicon nitride)、钽、氮化钽，或氮化钽硅(tantalum silicon nitride)。
18.在本公开的一些实施例中，该多个阻障层的一厚度介于大约到大约之间。
19.由于本公开该半导体元件的设计，可通过多个第一气隙而减轻相邻对导电特征之间的寄生电容。此外，无须额外的遮罩或图案化工艺来形成该多个第一气隙。因此，可降低半导体元件的制造成本。
20.上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
21.参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
22.图1为依据本公开一实施例中一种半导体元件的制备方法的流程图。
23.图2为依据本公开一实施例中一中间半导体元件的顶视示意图。
24.图3为沿图2的线段a
‑
a’的剖视示意图。
25.图4为依据本公开一实施例中一中间半导体元件的顶视示意图。
26.图5为沿图4的线段a
‑
a’的剖视示意图。
27.图6为沿图4的线段b
‑
b’的剖视示意图。
28.图7为依据本公开一实施例中一中间半导体元件的顶视示意图。
29.图8为沿图7的线段a
‑
a’的剖视示意图。
30.图9为沿图7的线段b
‑
b’的剖视示意图。
31.图10为依据本公开一实施例中一中间半导体元件的顶视示意图。
32.图11为沿图10的线段a
‑
a’的剖视示意图。
33.图12为沿图10的线段b
‑
b’的剖视示意图。
34.图13为沿图10的线段a
‑
a’，并依据本公开一实施例中一种半导体元件的制备方法的一流程的剖视示意图。
35.图14为沿图10的线段b
‑
b’，并依据本公开一实施例中一种半导体元件的制备方法的一流程的剖视示意图。
36.图15为沿图10的线段a
‑
a’，并依据本公开一实施例中一种半导体元件的制备方法的一流程的剖视示意图。
37.图16为沿图10的线段b
‑
b’，并依据本公开一实施例中一种半导体元件的制备方法的一流程的剖视示意图。
38.图17为沿图10的线段a
‑
a’，并依据本公开一实施例中一种半导体元件的制备方法的一流程的剖视示意图。
39.图18为沿图10的线段b
‑
b’，并依据本公开一实施例中一种半导体元件的制备方法的一流程的剖视示意图。
40.图19到图21为依据本公开一实施例中一种半导体元件的制备方法的一流程的一部分的剖视示意图。
41.图22到图24为依据本公开一实施例中一种半导体元件的制备方法的一流程的一部分的剖视示意图。
42.图25为依据本公开一实施例中一种半导体元件的制备方法的一流程的一部分的顶视示意图。
43.图26为沿图25的线段a
‑
a’的剖视示意图。
44.图27为依据本公开一实施例中一种半导体元件的制备方法的一流程的一部分的顶视示意图。
45.图28到图30为依据本公开一实施例中一种半导体元件的制备方法的一流程的一部分的剖视示意图。
46.图31到图36为依据本公开一实施例中一种半导体元件的制备方法的一流程的一部分的剖视示意图。
47.图37到图40为依据本公开一实施例中一种半导体元件的制备方法的一流程的一部分的剖视示意图。
48.附图标记说明：
49.10：方法
50.20：阵列区
51.30：周围区
52.101：基底
53.103：装置元件
54.105：第一隔离层
55.107：第二隔离层
56.109：第三隔离层
57.111：覆盖层
58.201：第一导电线
59.201e：端部
60.201p：第一突出部
61.201s
‑
1：侧边
62.201s
‑
3：侧边
63.203：第二导电线
64.203e：端部
65.203p：第二突出部
66.203s
‑
1：侧边
67.203s
‑
3：侧边
68.301：第一气隙
69.303：第二气隙
70.401：第一衬垫层
71.403：第二衬垫层
72.405：第三衬垫层
73.407：第四衬垫层
74.501：密封层
75.601：保护层
76.701：阻障层
77.801：孔洞
78.803：第一衬垫材料
79.805：第二衬垫材料
80.807：热可移除材料
81.809：第三衬垫材料
82.811：牺牲层
83.d1：距离
84.d2：距离
85.ma1：主轴
86.ma3：主轴
87.s11：步骤
88.s13：步骤
89.s15：步骤
90.s17：步骤
91.s19：步骤
92.s21：步骤
93.x：方向
94.y：方向
95.z：方向
具体实施方式
96.以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
97.此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
98.应当理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
99.应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
100.除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他测量(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，而举例来说，所述可接受的差异是可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”是可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。
101.应当理解，术语“大约(about)”修饰成分(ingredient)、部件的一数量(quantity)，或是本公开的反应物(reactant)，其是表示可发生的数值数量上的变异(variation)，举例来说，其是经由典型的测量以及液体处理程序(liquid handling procedures)，而该液体处理程序用于制造浓缩(concentrates)或溶液(solutions)。再者，变异的发生可源自于应用在制造组成成分(compositions)或实施所述多个方法或其类似方式在测量程序中的非故意错误(inadvertent error)、在制造中的差异(differences)、来源(source)、或成分的纯度(purity)。在一方面，术语“大约(about)”意指报告数值的
10％以内。在另一方面，术语“大约(about)”意指报告数值的5％以内。在再另一方面，术语“大约(about)”意指报告数值的10、9、8、7、6、5、4、3、2或1％以内。
102.在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductor characteristics)运行的一元件，而一光电元件(electro
‑
optic device)、一发光显示元件(light
‑
emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体元件的范围中。
103.应当理解，在本公开的描述中，上方(above)(或之上(up))是对应z方向箭头的该方向，而下方(below)(或之下(down))是对应z方向箭头的相对方向。
104.应当理解，在本公开的描述中，一元件(或一特征)沿着方向z位于最高垂直位面(level)的一表面，是表示成该元件(或该特征)的一上表面。一元件(或一特征)沿着方向z位于最低垂直位面(level)的一表面，是表示成该元件(或该特征)的一下表面。
105.应当理解，“正在形成(forming)”、“已经形成(formed)”以及“形成(form)”的术语，可表示并包括任何产生(creating)、构建(building)、图案化(patterning)、植入(implanting)或沉积(depositing)一零件(element)、一掺杂物(dopant)或一材料的方法。形成方法的例子可包括原子层沉积(atomic layer deposition)、化学气相沉积(chemical vapor deposition)、物理气相沉积(physical vapor deposition)、喷溅(sputtering)、旋转涂布(spin coating)、扩散(diffusing)、沉积(depositing)、生长(growing)、植入(implantation)、光刻(photolithography)、干蚀刻以及湿蚀刻，但并不以此为限。
106.应当理解，本文中所指示的功能或步骤的顺序可不同于附图中所指出的顺序。例如，取决于所涉及的功能或步骤，实际上，连续显示出的两个附图大致可以同时执行，或者有时可以以相反的顺序执行。
107.图1为依据本公开一实施例中一种半导体元件的制备方法10的流程图。图2为依据本公开一实施例中一中间半导体元件的顶视示意图。图3为沿图2的线段a
‑
a’的剖视示意图。为了清楚，半导体元件的一些零件并未显示在图2中。
108.请参考图1到图3，在步骤s11，在所述的实施例中，可提供一基底101，且一装置元件103、一第一隔离层105以及一第二隔离层107可形成在基底101上。基底101可具有一阵列区20以及一周围区30。阵列区20可被周围区30所围绕。举例来说，基底101可由下列材料所制：硅、碳化硅、锗硅锗(germanium silicon germanium)、砷化镓(gallium arsenic)、砷化铟(indium arsenide)、铟(indium)或其他包含iii族、iv族及v族元素的半导体。在一些实施例中，基底101包括一绝缘体上覆硅(silicon
‑
on
‑
insulator)结构。举例来说，基底101可包含一埋入氧化物层(buried oxide layer)，通过使用例如氧离子注入分离(separation by implanted oxygen)的一工艺所形成。
109.应当理解，阵列区20可具有基底101的一部分以及在基底101的该部分上的一空间。描述设置在阵列区20上(on)的一元件，是指该元件设置在基底101的该部分的一上表面上。描述设置在阵列区20上方(above)的一元件，是指该元件设置在基底101的该部分的上表面上方。在一些实施例中，描述设置在阵列区20中(in)的一元件，是指该元件设置在基底101的该部分中；然而，该元件的一表面可齐平于基底101的该部分的上表面。在一些实施例中，描述设置在阵列区20内的一元件，是指该元件的一些部分设置在基底101中，且该元件的其他部分设置在基底101上或是上方。
110.据此，周围区30可包括基底101的其他部分以及位于基底101的该其他部分上的一空间。
111.请参考图2及图3，装置元件103可形成在基底101上。举例来说，装置元件103可为双极接面晶体管(bipolar junction transistor)、金属氧化物半导体场效应晶体管(metal
‑
oxide semiconductor field effect transistor)、二极管、快闪存储器、动态随机存取存储器、静态随机存取存储器、电可抹除可程序化只读存储器(electrically erasable programmable read
‑
only memory)、影像感测器(image sensor)、微机电系统(micro
‑
electro
‑
mechanical system)、主动元件或无源元件。第一装置元件可具有多个掺杂区，形成在基底101中。多个掺杂区可掺杂有一掺杂物，例如磷、砷、锑或硼。为了便于描述，仅描述一个装置元件103。应当了解，在大部分的情况下，更多的装置元件103可出现在一半导体元件中。
112.一绝缘层(在图3中未显示)可形成在基底101中，并将多个装置元件103与邻近的多个掺杂区绝缘。举例来说，绝缘层可由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、掺氟硅酸盐(fluoride
‑
doped silicate)或其类似物。应当理解，在本公开中，氮氧化硅代表一物质(substance)包含硅、氮(nitrogen)以及氧(oxygen)，其中氧所占的比例大于氮所占的比例。氧化氮化硅代表一物质包含硅、氧以及氮，其中氮所占的比率大于氧所占的比例。
113.请参考图2及图3，在所述的实施例中，第一隔离层105可形成在基底101上，并覆盖装置元件103。举例来说，第一隔离层105可由下列材料所制：氮化硅、氧化硅、氮氧化硅、未掺杂硅玻璃(undoped silica glass)、硼硅玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glass)或其组合，但并不以此为限。第一隔离层105可被称为一层间介电质(interlayer dielectric)。
114.请参考图2及图3，在所述的实施例中，第二隔离层107可具有多个子层。而多个子层可形成在第一隔离层105上。每一子层可具有一厚度，介于大约0.5微米(micrometers)到大约3.0微米之间。举例来说，多个子层可由下列材料所制：氧化硅、硼磷硅酸盐玻璃(borophosphosilicate glass)、未掺杂硅酸盐玻璃(undoped silicate glass)、氟化硅玻璃(fluorinated silicate glass)、低介电常数的介电材料、类似物或其组合。多个子层可由不同材料所制，但并不以此为限。低介电常数的介电材料可具有一介电常数，而该介电常数小于3.0，或甚至小于2.5。在一些实施例中，第一介电常数的介电材料具有一介电常数，而该介电常数小于2.0。第二隔离层107可被称为一内连接层。
115.图4为依据本公开一实施例中一中间半导体元件的顶视示意图。图5为沿图4的线段a
‑
a’的剖视示意图。图6为沿图4的线段b
‑
b’的剖视示意图。为了清楚，半导体元件的一些零件并未显示在图4中。
116.请参考图1及图4到图6，在步骤s13，在所述的实施例中，多个导电特征可形成在基底101上方；尤其是，多个导电特征可形成在第一隔离层105与第二隔离层107中或其上。举例来说，多个导电特征可包括多个导电线、多个导电通孔以及多个导电接触点。导电通孔可沿着方向z连接邻近的多个导电线。所述多个导电通孔可改善在半导体元件中的散热，并提供在第一隔离层105与第二隔离层107中的结构支撑。装置元件103可电性耦接到多个导电特征。举例来说，多个导电特征可由下列材料所制：铜、铝、钛、类似物或其组合。所述多个导
电线、所述多个导电通孔以及所述多个导电接触点可由不同材料所制，但并勿以此为限。
117.在所述的实施例中，阵列区20可具有一元件密度，大于周围区30的元件密度。而从顶视图来看，元件密度可为一数值，是通过形成在阵列区20或周围区30中的多个元件(例如多个导电线)除以阵列区20或周围区30的表面积所界定。从剖视图来看，一较大的密度可意指在相邻元件之间的一较小水平距离。换言之，阵列区20可当作是一密集区(dense area)，而周围区30可当作是一稀疏区(loose area)。更多的导电线是显示在附图中，以强调相较于周围区30而言，阵列区20为一密集区。
118.为了清楚与便于描述，在附图中仅标示一个第一导电线201以及一个第二导电线203，并专注于描述。
119.第一导电线201可形成在第二隔离层107上，并沿一第一方向y延伸。第一导电线201可具有二侧边201s
‑
1、201s
‑
3以及多个第一突出部201p。在一些实施例中，多个第一突出部201p可在第一导电线201的二侧边201s
‑
1、201s
‑
3处。位于侧边201s
‑
1处的多个第一突出部201p可相对位于侧边201s
‑
3处的多个第一突出部201p设置。换言之，从顶视图来看，位于对应各侧边201s
‑
1、201s
‑
3的第一突出部201p可沿着平行于一第二方向x的一线段设置。从顶视图来看，一些第一突出部201p可位于第一导电线201的端部201e，一些其他的第一突出部201p则可位于第一导电线201的中间处。在一些实施例中，位于侧边201s
‑
1处的多个第一突出部201p可相对于位于侧边201s
‑
3处的多个第一突出部201p偏移。在一些实施例中，多个第一突出部201p可仅位于侧边201s
‑
3处，而侧边201s
‑
3是面对在第二导电线203上，将于后图例说明。
120.在一些实施例中，第二导电线203可形成在第二隔离层107上。第二导电线203可沿着第一方向y延伸，并邻近第一导电线201设置。在一些实施例中，仅第二导电线203的一部分可平行于并邻近第一导电线201设置。在一些实施例中，第二导电线203可仅平行于并邻近第一导电线201的一部分设置。第二导电线203可具有二侧边203s
‑
1、203s
‑
3以及多个第二突出部203p。在一些实施例中，多个第二突出部203p可位于第二导电线203的二侧边203s
‑
1、203s
‑
3处。位于侧边203s
‑
1处的多个第二突出部203p可分别对应面对在位于侧边201s
‑
3处的多个第一突出部201p上。位于侧边203s
‑
3处的多个第二突出部203p可相对或偏移位于侧边203s
‑
1处的该多个第二突出部203p设置。
121.位于侧边201s
‑
3处的多个第一突出部201p与位于侧边203s
‑
1处的多个第二突出部203p之间的多个空间，可窄于第一导电线201的侧边201s
‑
3与第二导电线203的侧边203s
‑
1之间的多个空间。换言之，从顶视图来看，位于侧边201s
‑
3处的多个第一突出部201p与位于侧边203s
‑
1处的多个第二突出部203p之间的距离d1，可小于第一导电线201的侧边201s
‑
3与第二导电线203的侧边203s
‑
1之间的距离d2。
122.在一些实施例中，位于侧边203s
‑
1处的多个第二突出部203p可相对位于侧边201s
‑
3处的多个第一突出部201p偏移。位于侧边201s
‑
3处的多个第一突出部201p与第二导电线203的侧边203s
‑
1之间的多个空间，以及位于侧边203s
‑
1处的多个第二突出部203p与第一导电线201的侧边201s
‑
3之间的多个空间，可窄于第一导电线201的侧边201s
‑
3与第二导电线203的侧边203s
‑
1之间的多个空间。
123.应当理解，第一导电线201与第二导电线203的方向仅用于图例说明。举例来说，第一导电线201与第二导电线203的方向可沿着方向x延伸。举另一个例子来说，第一导电线
201与第二导电线203的方向可相对于第一方向y与第二方向x倾斜的一方向延伸。再举另一个例子来说，从顶视图来看，第一导电线201与第二导电线203的形状可呈t形。意即，第一导电线201与第二导电线203可同时沿着二方向延伸，例如第一方向y与第二方向x。再举另一个例子来说，从顶视图来看，第一导电线201与第二导电线203的形状可为u形、t形、灯形(lighting
‑
shaped)或其他可应用的形状。
124.图7为依据本公开一实施例中一中间半导体元件的顶视示意图。图8为沿图7的线段a
‑
a’的剖视示意图。图9为沿图7的线段b
‑
b’的剖视示意图。为了清楚，半导体元件的一些零件并未显示在图7中。
125.请参考图1及图7到图9，在步骤s15，在所述的实施例中，多个孔洞801可形成在位于侧边201s
‑
3处的多个第一突出部与位于侧边203s
‑
1处的多个第二突出部203p之间。一隔离材料可通过一沉积工艺而沉积在如图4到图6所图例说明的中间半导体元件上，而沉积工艺是例如化学气相沉积。可按序地执行一平坦化工艺，例如化学机械研磨，直到第一导电线201与第二导电线203的上表面暴露为止，以移除多余材料，提供一大致平坦表面给接下来的处理步骤，且同时形成第三隔离层109与多个孔洞801在第三隔离层109中。隔离材料可由与第二隔离层109相同的一材料所制，但并不以此为限。由于位于侧边201s
‑
3处的多个第一突出部201p与位于侧边203s
‑
1处的多个第二突出部203p之间较窄的多个空间(或较小的距离d1)，隔离材料并未完全充填所述多个空间。因此，在沉积工艺与平坦化工艺之后，所述多个空间可维持部分未充填，且所述多个未充填空间可被称为多个孔洞801。换言之，多个孔洞801可以一自校准方法而形成在接近所述多个第一突出部201p与所述多个第二突出部203p处。
126.图10为依据本公开一实施例中一中间半导体元件的顶视示意图。图11为沿图10的线段a
‑
a’的剖视示意图。图12为沿图10的线段b
‑
b’的剖视示意图。为了清楚，半导体元件的一些零件并未显示在图10中。
127.请参考图1及图10到图12，在步骤s17，在所述的实施例中，可执行一蚀刻工艺，以扩展多个孔洞801成为多个第一气隙301。由于多个孔洞801存在，第三隔离层109邻近多个孔洞801的位置处的蚀刻率，可高于第三隔离层109的其他位置处。因此，在蚀刻工艺期间，多个孔洞801可自然地平行于第一导电线201与第二导电线203的主轴ma1、ma3进行扩展。在所述的实施例中，多个孔洞801可沿着第一方向y延伸。在扩展之后，多个孔洞801可转变成多个第一气隙301。在所述的实施例中，多个第一气隙301的位置可由位于侧边201s
‑
3处的多个第一突出部201p以及位于侧边203s
‑
1处的多个第二突出部203p所界定。因此，在多个第一气隙301形成期间，无须遮罩来界定多个第一气隙301的位置。换言之，多个第一气隙301以一自校准方式而形成在接近所述多个第一突出部201p与所述多个第二突出部203p处。多个第一气隙301可减轻第一导电线201与第二导电线203之间的寄生电容。因此，可改善半导体元件的效能。
128.在一些实施例中，多个第一气隙301可连接到一单一气隙中。在一些实施例中，在蚀刻工艺之前，一保护层可形成在中间半导体元件上，以保护第一导电线201与第二导电线203。
129.图13为沿图10的线段a
‑
a’，并依据本公开一实施例中一种半导体元件的制备方法的一流程的剖视示意图。图14为沿图10的线段b
‑
b’，并依据本公开一实施例中一种半导体
元件的制备方法的一流程的剖视示意图。图15为沿图10的线段a
‑
a’，并依据本公开一实施例中一种半导体元件的制备方法的一流程的剖视示意图。图16为沿图10的线段b
‑
b’，并依据本公开一实施例中一种半导体元件的制备方法的一流程的剖视示意图。
130.请参考图1及图13到图16，在步骤s19，在所述的实施例中，多个第一衬垫层401可形成在多个第一气隙301中。为了便于描述，仅描述一个第一衬垫层401。请参考图13及图14，在所述的实施例中，一层第一衬垫材料803可形成在如图11及图12所图例说明的中间半导体元件上。举例来说，第一衬垫材料803可为氧化硅、氮化硅、氮氧化硅、氧化氮化硅、类似物或其组合。
131.请参考图15及图16，在所述的实施例中，可执行一平坦化工艺，例如化学机械研磨，直到第三隔离层109的上表面暴露为止，以移除多余材料，提供一大致平坦表面给接下来的处理步骤，且同时形成第一衬垫层401。第一衬垫层401可形成在多个第一气隙301平行于yz平面的侧边(例如多个第一突出部201p与多个第二突出部203p的侧边)上，以及在多个第一气隙301的下表面(例如第二隔离层107的上表面)上。在接下来的半导体工艺期间，第一衬垫层401是用来避免第一导电线201与第二导电线203片状剥落(flaking)或剥蚀(spalling)，并转移到多个第一气隙301。应当理解，第一衬垫层401亦可形成在平行于xz平面(图15中未显示)的各侧边上。
132.在一些实施例中，举例来说，第一衬垫材料803可为一能量可移除材料。能量可移除材料可包含一材料，例如一热可分解材料、一光可分解材料、一电子束可分解材料或其组合。举例来说，能量可移除材料可包括一基础材料以及一可分解成孔剂材料(decomposable porogen material)，而该可分解成孔剂材料是在暴露在一能量源时而被牺牲地移除。基础材料可包含一甲基硅酸盐基(methylsilsesquioxane based)材料、一低介电常数材料或氧化硅。可分解成孔剂材料则可包含一成孔剂有机化合物，其是提供孔隙率给能量可移除材料的基础材料。基础材料与可分解成孔剂材料的成分可介于大约25：75到大约55：45之间。
133.当第一衬垫材料803为能量可移除材料时，可执行一能量处理以使第一衬垫层401成为多孔的。第一衬垫层401的一孔隙率可介于大约45％到大约75％之间。能量源可包括热、光或其组合。当热被用来当作能量源时，能量处理的一温度可介于大约800℃到大约900℃之间。当光被用来当作能量源时，可施加一紫外光(ultraviolet light)。多孔的第一衬垫层401可提供给第一导电线201与第二导电线203结构支撑，并持续减轻在第一导电线201与第二导电线203之间的寄生电容。
134.图17为沿图10的线段a
‑
a’，并依据本公开一实施例中一种半导体元件的制备方法的一流程的剖视示意图。图18为沿图10的线段b
‑
b’，并依据本公开一实施例中一种半导体元件的制备方法的一流程的剖视示意图。
135.请参考图1、图17及图18，在步骤s21，可形成一覆盖层111以密封多个第一气隙301。覆盖层111可为一无间隙填充材料，例如使用四乙氧基硅烷(tetraethoxysilane，teos)所形成的氧化硅、使用掺氟teos所形成的掺氟氧化硅、有机旋涂玻璃(organic spin
‑
on glass)或其类似物。覆盖层111可由化学气相沉积、高密度等离子体、旋转涂布或其类似方法所形成。决定一材料是否无间隙填充的多个参数，是取决于用于沉积的材料以及在所形成的所述多个气隙中的所述多个空间的宽度与深度的方法。举例来说，若是使用化学气相沉积者，材料的阶梯覆盖是决定该材料是否将形成一气隙。举例来说，一更共形的材料是
将使气隙更小，或是倾向于完全不形成气隙。对于旋转涂布材料而言，黏度(viscosity)与表面特性会影响一气隙的形成。多个材料之间的表面能量交错亦可影响气隙的形成，由时是对于旋转涂布的材料而言。在一些实施例中，在侧边201s
‑
3处的多个第一突出部201p与在侧边203s
‑
1处的多个第二突出部203p之间的距离d1，可等于或小于第一导电线201的一宽度(例如在二侧边201s
‑
1、201s
‑
3之间的一距离)，或是第二导电线203的一宽度(例如在二侧边203s
‑
1、203s
‑
3之间的一距离)。
136.图19到图21为依据本公开一实施例中一种半导体元件的制备方法的一流程的一部分的剖视示意图。
137.请参考图19，可提供如图5所图例说明的一中间半导体元件。一层第二衬垫材料805可形成在中间半导体元件上。第二衬垫材料803可为与第一衬垫材料803相同的一材料，但并不以此为限。请参考图20，可执行如图8所图例说明的一程序，以形成多个第二衬垫层403、第三隔离层109以及多个孔洞801。多个第二衬垫层403可形成在第二隔离层107的上表面上、在多个第一突出部201p的各侧边上以及多个第二突出部203p的各侧边上。请参考图21，可执行类似于如图10所图例说明的一程序，以形成多个第一气隙301与覆盖层111。
138.图22到图24为依据本公开一实施例中一种半导体元件的制备方法的一流程的一部分的剖视示意图。
139.请参考图22，可提供如图19所图例说明的一中间半导体元件。可执行一蚀刻工艺，例如一非等向性干蚀刻工艺，以移除该层第二衬垫材料805的一些部分，且同时形成多个第三衬垫层405。多个第三衬垫层405可形成在多个第一突出部201p的各侧边上与多个第二突出部203p的各侧边上。请参考图23，可执行类似于如图8所图例说明的一程序，以形成第三隔离层109与多个孔洞801。请参考图24，可执行类似于如图10到图12、图17、图18所图例说明的一程序，以形成多个第一气隙301与覆盖层111。
140.图25为依据本公开一实施例中一种半导体元件的制备方法的一流程的一部分的顶视示意图。图26为沿图25的线段a
‑
a’的剖视示意图。图27为依据本公开一实施例中一种半导体元件的制备方法的一流程的一部分的顶视示意图。
141.请参考图25及图26，可提供如图7及图8所图例说明的一中间半导体元件。可执行一光刻工艺以界定多个密封层501的位置，其是以一遮罩层所辅助，而遮罩层是形成在第三隔离层109上、在第一导电线201上、在多个第二突出部203p上，以及在多个孔洞801上。在光刻工艺之后，可执行一蚀刻工艺，例如一非等向性干蚀刻工艺，以形成多个开孔在第三隔离层109中。一填充材料可充填进入多个开孔中。可执行一平坦化工艺，例如化学机械研磨，以移除多余材料，提供一大致平坦表面给接下来的处理步骤，且同时形成多个密封层501在第三隔离层109中。多个密封层501可分别对应形成在第一导电线201与第二导电线203的端部201e、203e上。从顶视图来看，多个密封层501可密封第一导电线201与第二导电线203的端部201e、203e。当如图10到图12所图例说明的蚀刻工艺时，填充材料可为一材料，相对于第三隔离层109的蚀刻率，该材料具有较慢的蚀刻率。请参考图27，可执行类似于如图10到图12所图例说明的一程序，以形成多个第一气隙301。由于邻近多个密封层501所形成的多个第一气隙301的膨胀，可被多个密封层501所阻挡。因此，邻近多个密封层501所形成的多个第一气隙301可小于其他的第一气隙301。
142.图28到图30为依据本公开一实施例中一种半导体元件的制备方法的一流程的一
部分的剖视示意图。
143.请参考图28，可提供如图7及图8所图例说明的一中间半导体元件。多个保护层601可分别对应形成在第一导电线201与第二导电线203上。在一些实施例中，多个保护层601可约略地延伸到第三隔离层109的上表面。多个保护层601可由一材料所制，该材料包含钴、钽、氮、硼、镍、磷、钨或铼。举例来说，该材料可为钽、氮化钽、氮碳化钨、、钴
‑
钨
‑
磷化物合金、磷化钴合金、镍
‑
钨
‑
磷化物合金、镍硼合金、钴
‑
钨
‑
硼合金、镍
‑
铼
‑
磷化物合金、钴
‑
铼
‑
磷化物合金，或镍。在一些实施例中，多个保护层601可由无电沉积(electroless deposition)所形成，而无电沉积是使用带有还原剂(agents)的溶液来驱动金属离子的还原(reduction)。多个保护层601可避免第一导电线201与第二导电线203的所述多个元件扩散出来。此外，无须遮罩来形成多个保护层601。请参考图29，可执行类似于如图10到图12所图例说明的一程序，以形成多个第一气隙301。请参考图30，可执行类似于如图17及图18所图例说明的一程序，以形成覆盖层111。覆盖层111可覆盖多个保护层601。可选择地
144.执行一平坦化工艺，例如化学机械研磨，以提供一大致平坦表面给接下来的处理步骤。
145.图31到图36为依据本公开一实施例中一种半导体元件的制备方法的一流程的一部分的剖视示意图。
146.请参考图31，可提供如图13所图例说明的一中间半导体元件。一层热可移除材料807可形成在该层第一衬垫材料803上。热可移除材料807可为一热可分解聚合物(thermal decomposable polymer)或一热可降解聚合物(thermal degradable polymer)。当暴露在一温度下，而该温度超过热可分解聚合物的分解温度或热可降解聚合物的降解温度时，热可分解聚合物或热可降解聚合物是分解或降解成一气态(gaseous state)。
147.请参考图32，可执行一平坦化工艺，例如化学机械研磨，直到第三隔离层109的上表面暴露为止，以移除多余材料，提供一大致平坦表面给接下来的处理步骤，且同时转变该层第一衬垫材料803成为第一衬垫层401。
148.请参考图33，可执行一回蚀工艺，以凹陷该层热可移除材料807。该层热可移除材料807的上表面可低于第一导电线201与第二导电线203的上表面。接下来，一层第三衬垫材料809可形成在该层热可移除材料807上、在第一衬垫层401上、在第一导电线201上、在第二导电线203上以及在第三隔离层109上。第三衬垫材料809可为与第一衬垫材料803相同的一材料，但并不以此为限。
149.请参考图34，可执行一平坦化工艺，例如化学机械研磨，直到第三隔离层109的上表面暴露为止，以移除多余材料，提供一大致平坦表面给接下来的处理步骤，请同时转变该层第三衬垫材料809成为一第四衬垫层407。举例来说，第四衬垫层407可由下列材料所制：氧化硅、氮化硅、氮氧化硅、氧化氮化硅、类似物或其组合。在一些实施例中，第四衬垫层407可为多孔的，并具有一孔隙率，介于大约45％到大约75％之间。
150.请参考图35，可执行类似于如图17及图18所图例说明的一程序，以形成覆盖层111。覆盖层111可形成在第三隔离层109上、在第一导电线201上、在第二导电线203上、在第一衬垫层401上以及在第四衬垫层407上。请参考图36，一热处理可施加到如图35所图例说明的一中间半导体元件，以转变该层热可移除材料807成为多个第二气隙303，而所述多个第二气隙303是在先前该层热可移除材料807所占用的位置处。
151.图37到图40为依据本公开一实施例中一种半导体元件的制备方法的一流程的一部分的剖视示意图。
152.请参考图37，可提供如图3所图例说明的一中间半导体元件。一牺牲层811可形成在第二隔离层107上。可执行一光刻工艺，以界定出在牺牲层811中的第一导电线201与第二导电线203的位置。在光刻工艺之后，可执行一蚀刻工艺，例如一非等向性干蚀刻工艺，以移除牺牲层811的一些部分，且同时形成多个沟槽在牺牲层811中。多个阻障层701可形成在多个沟槽中。一导电材料可通过一沉积工艺而沉积进入多个沟槽中，而导电材料是例如铜、铝或钛。在沉积工艺之后，可执行一平坦化工艺，例如化学机械研磨，以移除多余材料，提供一大致平坦表面给接下来的处理步骤，且同时形成第一导电线201与第二导电线203。
153.多个阻障层701可形成在多个第一突出部201p的各侧边上、在多个第二突出部203p的各侧边上、在第一导电线201的各侧边201s
‑
1、201s
‑
3(在图37中未显示)上、在第二导电线203的各侧边203s
‑
1、203s
‑
3(在图37中未显示)上、在第一导电线201的下表面上以及在第二导电线203的下表面上。第一导电线201的下表面可包括多个第一突出部201p的下表面。第二导电线203的下表面可包括多个第二突出部203p的下表面。多个阻障层701可具有一厚度，介于大约到大约之间。
154.举例来说，牺牲层801可由多晶硅或其他适合的材料所制。举例来说，多个阻障层701可由下列材料所制：钛、氮化钛、氮化钛硅、钽、氮化钽、氮化钽硅或其组合。
155.请参考图38，可以一选择性蚀刻(selective etch)工艺而移除牺牲层811。选择性蚀刻工艺可具有对于牺牲层811的一蚀刻选择性。一蚀刻工艺的选择性通常可表示成蚀刻率的比率。举例来说，若是蚀刻一材料快于其他材料25倍的话，则蚀刻工艺可表示成具有25：1的一选择性或简单表示成25。在这方面，高比率或数值代表更有选择性的蚀刻工艺。在选择性蚀刻工艺中，针对牺牲层811的一蚀刻率可大于第一导电线201或第二导电线203的一蚀刻率。选择性蚀刻工艺的一选择性可大于或等于大约10、大于或等于大约12、大于或等于大约15、大于或等于大约20，或者是大于或等于大约25。
156.请参考图39，可执行类似于如图7到图9所图例说明的一程序，以形成多个孔洞801。请参考图40，可执行类似于如图10到图18所图例说明的一程序，以形成第一衬垫层401、多个第一气隙301以及覆盖层111。
157.本公开的半导体元件可通过多个第一气隙301而减轻相邻对导电特征(例如第一导电线201与第二导电线203)之间的寄生电容。此外，无须额外的遮罩或图案化工艺来形成该多个第一气隙301。因此，本公开的半导体元件亦可降低半导体元件的制造成本。
158.本公开的一实施例提供一种半导体元件，包括：一基板；一第一导电线，设置于该基板上且具有二侧；一第一突出部，该设置在该第一导电线的其中一侧；一第二导电线，邻近该第一导电线设置且具有二侧；一第二突出部，设置在该第二导电线的其中一侧，并面对该第一突出部；一气隙，设置在该第一突出部与该第二突出部之间；其中该第一突出部与该第二突出部之间的一距离，小于该第一导电线与该第二导电线之间的一距离。
159.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
160.再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手
段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。