一种半导体器件及形成方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件及形成方法。


背景技术：

2.随着半导体制造工艺的不断发展，半导体器件的集成度越来越高，半导体器件的特征尺寸也逐渐缩小。然而，半导体器件的性能还需要提高。


技术实现要素：

3.有鉴于此，本发明实施例提供了一种半导体器件及形成方法，以提高半导体器件的性能。
4.本发明实施例提供了一种半导体器件的形成方法，所述方法包括：提供半导体衬底，所述半导体衬底包括沿第一方向间隔排列的有源区和用于隔离所述有源区的浅沟槽隔离结构，所述半导体衬底包括存储单元区，所述存储单元区的各有源区上形成有沿第二方向间隔排列的多个第一堆叠栅结构，所述第一堆叠栅结构包括第一控制栅极结构，所述第一控制栅结构还沿着第一方向延伸至存储单元区的浅沟槽隔离结构上，所述第一方向和所述第二方向垂直；在所述第一控制栅结构之间的部分所述浅沟槽隔离结构中、以及所述第一控制栅结构下方区域的部分所述浅沟槽隔离结构中形成第一凹槽；在所述第一控制栅极结构和半导体衬底上形成介质层，在形成介质层的过程中形成位于介质层中的空隙，所述空隙位于相邻第一控制栅极结构之间的有源区和浅沟槽隔离结构上，且所述空隙与所述第一凹槽连通。
5.可选的，还包括：在形成第一凹槽之前，形成覆盖所述第一堆叠栅结构的侧壁的第一保护层；以所述第一保护层和第一堆叠栅结构为掩模，采用各向同性的刻蚀工艺刻蚀第一控制栅结构之间的部分所述浅沟槽隔离结构以及所述第一控制栅结构下方区域的部分所述浅沟槽隔离结构，形成所述第一凹槽；形成所述第一凹槽之后，且在形成所述介质层之前，去除所述第一保护层。
6.可选的，所述各向同性的刻蚀工艺刻蚀包括湿法刻蚀工艺。
7.可选的，所述第一保护层的材料包括氮化硅；所述第一保护层的厚度为30埃～50埃。
8.可选的，所述第一凹槽的深度为100埃～5000埃。
9.可选的，采用等离子增强化学气相沉积工艺形成所述介质层。
10.可选的，所述半导体衬底还包括外围区，所述外围区的各有源区上形成有沿第二方向间隔排列的多个第二堆叠栅结构，所述第二堆叠栅结构包括第二控制栅极结构，所述第二控制栅结构还沿着第一方向延伸至外围区的浅沟槽隔离结构上；在形成所述介质层之前，第二堆叠栅结构和第一堆叠栅结构之间、以及相邻的第二堆叠栅结构之间具有第二沟槽，相邻的第一堆叠栅结构之间具有第一沟槽；所述半导体器件的形成方法还包括：在形成第一凹槽的过程中，在所述第二沟槽底部的部分所述浅沟槽隔离结构中形成第二凹槽；第
二凹槽和第一凹槽之间相互分立，且第二堆叠栅结构两侧的第二凹槽相互分立；所述介质层还形成在第二堆叠栅结构上和第二沟槽中的顶部区域。
11.可选的，在形成所述第一凹槽和第二凹槽后，且在形成所述介质层前，所述方法还包括：在所述第一堆叠栅结构的侧壁和第二堆叠栅结构的侧壁、以及第一凹槽的内壁和第二凹槽的内壁形成第二初始保护层；形成第二初始保护层之后，在所述第一沟槽和第一凹槽中形成牺牲层，且所述牺牲层暴露出第二沟槽和第二凹槽，所述牺牲层的顶面低于所述第一堆叠栅结构的顶面；形成所述牺牲层之后，形成侧墙和填充介质层，所述侧墙位于第二沟槽的侧壁，所述填充介质层位于第二沟槽和第二凹槽中且覆盖侧墙的侧壁，所述填充介质层和侧墙的顶面低于第二堆叠栅结构的顶面；在形成填充介质层和侧墙的过程中，去除覆盖第一堆叠栅结构的顶部区域和第二堆叠栅结构的顶部区域的第二初始保护层，使第二初始保护层形成第二保护层；形成填充介质层和侧墙、第二保护层之后，去除所述牺牲层；去除所述牺牲层之后，且在形成介质层之前，对所述第一堆叠栅结构的顶部区域和第二堆叠栅结构的顶部区域进行金属硅化处理；所述介质层还形成在第二保护层、侧墙和填充介质层上。
12.可选的，形成所述填充介质层和侧墙的方法包括：形成所述牺牲层之后，在所述第二沟槽的侧壁形成初始侧墙，在形成初始侧墙的过程中，在第一沟槽的顶部区域形成位于牺牲层上的附加侧墙；形成初始侧墙之后，形成填充满第二沟槽和第二凹槽的初始填充介质层；回刻蚀所述初始填充介质层和初始侧墙，使初始侧墙形成侧墙，使初始填充介质层形成填充介质层，在回刻蚀所述初始填充介质层和初始侧墙的过程中，回刻蚀所述附加侧墙和第二初始保护层，以去除所述附加侧墙，且使第二初始保护层形成第二保护层。
13.可选的，还包括：在形成初始填充介质层之前，以所述初始侧墙和第二堆叠栅结构为掩模，在第二堆叠栅结构两侧的外围区的有源区中形成第二源漏区。
14.可选的，形成初始填充介质层之前，所述方法还包括：形成附加侧墙上、所述第一堆叠栅结构的顶部和第二堆叠栅结构的顶部、所述侧墙的表面形成停止层；在回刻蚀所述初始填充介质层和初始侧墙的过程中，回刻蚀所述停止层，以去除所述存储单元区上方的所述停止层、以及第二堆叠栅结构顶部的停止层，且使覆盖侧墙的停止层的顶面低于第二堆叠栅结构。
15.可选的，所述牺牲层的材料为含碳有机聚合物材料或无定型碳；第二保护层的材料包括氧化硅。
16.本发明实施例还提供一种半导体器件，所述半导体器件包括：半导体衬底，所述半导体衬底包括沿第一方向间隔排列的有源区和用于隔离所述有源区的浅沟槽隔离结构，所述半导体衬底包括存储单元区；位于所述存储单元区的各有源区上沿第二方向间隔排列的多个第一堆叠栅结构，所述第一堆叠栅结构包括第一控制栅极结构，所述第一控制栅结构还沿着第一方向延伸至存储单元区的浅沟槽隔离结构上，所述第一方向和所述第二方向垂直；第一凹槽，位于所述第一控制栅结构之间的部分所述浅沟槽隔离结构中、以及所述第一控制栅结构下方区域的部分所述浅沟槽隔离结构中；位于第一控制栅极结构和半导体衬底上的介质层，所述介质层中具有空隙，所述空隙位于相邻第一控制栅极结构之间的有源区和浅沟槽隔离结构上，且所述空隙与所述第一凹槽连通。
17.可选的，所述第一凹槽的深度为100埃～5000埃。
18.可选的，所述半导体衬底还包括外围区；相邻的第一堆叠栅结构之间具有第一沟槽；位于外围区的各有源区上沿第二方向间隔排列的多个第二堆叠栅结构，所述第二堆叠栅结构包括第二控制栅极结构，所述第二控制栅结构还沿着第一方向延伸至外围区的浅沟槽隔离结构上，第二堆叠栅结构和第一堆叠栅结构之间、以及相邻的第二堆叠栅结构之间具有第二沟槽；位于第二沟槽底部的部分所述浅沟槽隔离结构中的第二凹槽，第二凹槽和第一凹槽之间相互分立，且第二堆叠栅结构两侧的第二凹槽相互分立；所述介质层还位于第二堆叠栅结构上和第二沟槽中的顶部区域。
19.可选的，所述半导体器件还包括：位于第一堆叠栅结构的部分侧壁和第二堆叠栅结构的部分侧壁的第二保护层，且第二保护层的顶面低于所述第一堆叠栅结构的顶面和第二堆叠栅结构的顶面；覆盖所述第二沟槽的侧壁的侧墙，所述侧墙的顶面低于所述第二堆叠栅结构的顶面；位于所述第二沟槽和第二凹槽中的填充介质层，所述填充介质层的顶面低于所述第二堆叠栅结构的顶面；位于所述第一堆叠栅结构顶部区域的第一金属硅化区；位于所述第二堆叠栅结构顶部区域的第二金属硅化区。
20.可选的，还包括：位于所述侧墙和第二堆叠栅结构两侧的外围区有源区中的第二源漏区；所述填充介质层还覆盖所述第二源漏区。
21.可选的，所述第一控制栅结构包括自下至上依次叠置的第一浮栅、第一控制栅介质层和第一控制栅；所述第一控制栅结构分为存储栅极结构和选择栅极结构；在存储栅极结构中，第一浮栅和第一控制栅被第一控制栅介质层隔离；在选择栅极结构中，第一控制栅贯穿第一控制栅介质层与第一浮栅连接。
22.可选的，所述第二堆叠栅结构包括自下至上依次叠置的第二浮栅、第二控制栅介质层和第二控制栅，所述第二控制栅贯穿第二控制栅介质层与第二浮栅连接。
23.可选的，第二保护层的材料包括氧化硅；所述侧墙的材料包括氧化硅。
24.在本发明实施例中，通过去除第一控制栅结构之间的部分浅沟槽隔离结构以及所述第一控制栅结构下方区域的部分所述浅沟槽隔离结构，在存储单元区的有源区之间形成第一凹槽，之后，在第一堆叠栅结构和半导体衬底上形成具有空隙的介质层，所述介质层不会填充在所述第一凹槽中或者填充极少。由于所述空隙位于相邻第一控制栅极结构之间的有源区和浅沟槽隔离结构上，且所述空隙与所述第一凹槽连通，这样第一凹槽和空隙的总的空间较大。而因为空隙和第一凹槽的介电常数低，因此，本发明实施例的形成方法使得存储单元区的各有源区之间以及各第一堆叠栅结构之间的平均介电常数降低，进而能够降低存储单元区的有源区之间以及第一堆叠栅结构之间的电容，避免编程串扰，提高半导体器件的可循环性。因此，本发明实施例的半导体器件的形成方法能够提高半导体器件的性能。
附图说明
25.通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
26.图1是nand存储器的电路示意图；
27.图2-图5是对比例的半导体器件的形成方法的各步骤形成的结构的显微照片；
28.图6是本发明实施例的半导体器件的形成方法的流程图；
29.图7-图23是本发明实施例的半导体器件的形成方法的各步骤形成的结构的示意
图；
30.图24-图25是本发明实施例的半导体器件的截面图。
具体实施方式
31.以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
32.现有常用的半导体器件包括快闪存储器(flash memory，fm)。快闪存储器是半导体制造中的最基本器件，其广泛应用于各种集成电路中，因此提高快闪存储器的性能对集成电路的发展具有重要意义。
33.根据结构的不同，闪存分为非门闪存(nor flash memory，nor)和与非门闪存(nand flash memory，nand)。相比非门闪存，与非门闪存能提供高的单元密度，可以达到高存储密度。
34.然而，现有的与非门闪存的电学性能较差。
35.图1是nand存储器的电路示意图。如图1所示，在nand的架构中，存储单元是以每64个存储晶体管进行串联来进行组织的。多个存储晶体管的栅极结构与字线(word line，wl)连接。每一串存储单元(32或64个)内，在存储单元的两端具有控制晶体管与源线(source line，sl)和位线(bit line，bl)连接。每一个nand存储单元串都有位线用来与其他串进行连接。
36.通常会在相邻的栅极结构间填充(区域a)介质层，并在相邻的栅极结构间的介质层中形成空隙。由于空隙的介电常数低于介质层材料的介电常数，因此，形成空隙能够降低相邻栅极结构之间材料的平均介电常数，能够降低相邻栅极结构之间的电容，由此，降低相邻栅极结构之间发生编程串扰的几率。
37.图2-图5是对比例的半导体器件的形成方法的各步骤形成的结构的显微照片。如图2所示，在步骤s1中，提供半导体衬底。所述半导体衬底包括分立的栅极结构1。所述栅极结构1包括依次叠置的浮栅11、层间绝缘层12和控制栅13。
38.如图3所示，在步骤s2中，形成覆盖所述栅极结构10的第一氧化层14。所述栅极结构1之间的第一氧化层14中形成有第一空隙15。
39.如图4所示，在步骤s3中，去除栅极结构1顶部的第一氧化层14，以露出所述栅极结构1的顶部表面。
40.具体可以采用选择性刻蚀工艺去除部分第一氧化层14。栅极结构1的顶部表面高于第一氧化层14的上表面。
41.在步骤s4中，在所述栅极结构1的顶部表面形成金属硅化物。
42.如图5所示，在步骤s5中，形成覆盖所述金属硅化物16和所述第一氧化层14的氧化层17。在金属硅化物之间的氧化层17中形成第二空隙18。
43.采用对比例的形成方法所形成的半导体器件，相邻栅极结构之间的第一氧化层的宽度较大，而空隙的宽度较小，容易导致不良的奇偶性，影响半导体器件的可循环性。
44.有鉴于此，为了提高半导体器件的性能。本发明实施例提供了一种半导体器件的
形成方法。在本发明实施例中，以与非门闪存为例进行说明，应理解，本发明实施例的形成方法也可以用于形成其他半导体器件，例如鳍式场效应晶体管(fin field-effect transistor，fin-fet)以及静态随机存取存储器(static random-access memory，sram)等。
45.图6是本发明实施例的半导体器件的形成方法的流程图。如图6所示，本发明实施例的半导体器件的形成方法包括如下步骤：
46.步骤s100、提供半导体衬底。所述半导体衬底包括沿第一方向间隔排列的有源区和用于隔离所述有源区的浅沟槽隔离结构，所述半导体衬底包括存储单元区，所述存储单元区的各有源区上形成有沿第二方向间隔排列的多个第一堆叠栅结构，所述第一堆叠栅结构包括第一控制栅极结构，所述第一控制栅结构还沿着第一方向延伸至存储单元区的浅沟槽隔离结构上，所述第一方向和所述第二方向垂直；
47.步骤s200、在所述第一控制栅结构之间的部分所述浅沟槽隔离结构中、以及所述第一控制栅结构下方区域的部分所述浅沟槽隔离结构中形成第一凹槽；
48.步骤s300、在所述第一控制栅极结构和半导体衬底上形成介质层。
49.图7是本发明实施例的半导体衬底的立体示意图。图8为沿图7中nn线的截面图。图9是沿图7中mm线的截面图。如图8所示，所述截面经过有源区。如图9所示，所述截面经过浅沟槽隔离区。如图7-图9所示，在步骤s100中，提供半导体衬底100，所述半导体衬底100包括存储单元区cell和外围区peri。所述半导体衬底100包括沿第一方向间隔排列的有源区(active area，aa)101和用于隔离所述有源区101的浅沟槽隔离结构102，在存储单元区cell的各所述有源区101上形成有沿第二方向间隔排列的多个第一堆叠栅结构103，所述第一堆叠栅结构103包括第一控制栅极结构，所述第一控制栅结构还沿着第一方向延伸至存储单元区cell的浅沟槽隔离结构102上，所述第一方向和所述第二方向垂直。
50.具体地，第一方向为图7中坐标轴y的方向，第二方向为图7中坐标轴x的方向。
51.半导体衬底100可以包括衬底、有源器件以及无源器件等。进一步地，所述有源器件以及无源器件可以是电容、电感、电阻以及各种晶体管等。
52.其中，衬底可以是硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，衬底还可以是绝缘体上硅(soi)衬底、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)、绝缘体上锗(geoi)、硅上外延层结构的衬底、化合物衬底或合金衬底。所述化合物衬底包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟，所述合金衬底包括sige、gaasp、alinas、algaas、gainas、gainp、gainasp或者它们的组合，所述soi衬底包括设置在绝缘材料层上的半导体层(例如硅层、锗硅层、碳硅层或锗层)。
53.所述浅沟槽隔离结构102的材料可以为氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、低k介质材料(介电常数大于或等于2.5且小于3.9)或超低k介质材料(介电常数小于2.5)。
54.所述存储单元区cell内的半导体衬底100上形成有多个分立的第一堆叠栅结构103。其中，在本实施例中，部分数量的第一堆叠栅结构30为存储栅极结构，部分数量的第一堆叠栅结构103为选择栅极结构。所述第一堆叠栅结构103包括自下至上依次叠置的第一浮栅介质层(未图示)、第一浮栅103a、第一控制栅介质层103b和第一控制栅103c。其中，在存储栅极结构中，所述第一浮栅103a和第一控制栅103c之间由第一控制栅介质层103b隔离。
在所述选择栅极结构中，第一浮栅103a和第一控制栅103c之间的第一控制栅介质层103b具有图案，即所述第一控制栅介质层103b不能完全覆盖所述第一浮栅103a，使得第一控制栅103c贯穿部分第一控制栅介质层103b与第一浮栅103a连接，第一浮栅103a和第一控制栅103c之间形成电连接。
55.第一浮栅介质层和第一浮栅103a构成第一浮栅结构。
56.第一控制栅介质层103b和第一控制栅103c构成第一控制栅极结构。
57.所述外围区的各有源区101上形成有沿第二方向间隔排列的多个第二堆叠栅结构105，所述第二堆叠栅结构105包括第二控制栅极结构，所述第二控制栅结构还沿着第一方向延伸至外围区的浅沟槽隔离结构上，所述第二堆叠栅结构105和所述第一堆叠栅结构103之间、以及相邻的第二堆叠栅结构105之间具有第二沟槽106。相邻的第一堆叠栅结构103之间具有第一沟槽106a。
58.第一浮栅103a和第一控制栅103c可以采用多晶硅形成。因为第一浮栅103a和第一控制栅103c需要导电，因此多晶硅可以为掺杂的多晶硅。其中的掺杂元素可以为硼等p型杂质，也可以为磷等n型杂质。掺杂方式可以采用边沉积边掺杂的原位掺杂，也可以在沉积后采用离子注入掺杂。
59.第一控制栅介质层103b可以为氧化物、氮化物或多层氧化物的堆叠。第一控制栅介质层103b可以通过一道或多道工艺形成。在第一堆叠栅结构103的下方的有源区101中形成有沟道区域(图中未示出)，在沟道区域的两侧的有源区101中形成源极和漏极的扩散区(图中未示出)。
60.通过从沟道区域将热电子注入引入至第一浮栅103a以在第一浮栅103a建立非易失性负电荷，从而编程(programming)存储单元。具体地，在需要编程的存储单元的第一控制栅103c(也即对应的字线)施加较高正电压(14-18v左右)，同时，给对应的位线施加低电压，使得存储单元的漏极和源极之间被施加一个偏压。当漏极至源极偏压加速电子朝向漏极时。第一控制栅103c的电压使得第一浮栅103a产生一个大约10v左右的感应电压。这会在第一浮栅103a和沟道之间形成电场，在该电场的作用下，沟道中的电子获得能量隧穿进入第一浮栅103a。
61.一旦编程了以后，在第一浮栅103a上的负电荷消耗能量而跨越过半导体栅极，并具有增加由源极区域、漏极区域、沟道区域和控制栅极所形成特征的场效晶体管(field effect transistor，fet)的阈值电压的效果。在“读取”存储单元期间，可在预定的第一控制栅103c电压下通过检测流经源极和漏极之间的电流大小，而检测存储单元的编程和未编程状态。
62.存储单元区cell内第一堆叠栅结构103中的每个存储晶体管构成一个存储单元。这些堆叠结构排布成矩阵形式，而使得位线可由第二方向x的存储单元共享，字线可由第一方向y的存储单元共享。更具体地，在半导体衬底内的是位于第一堆叠栅结构下方的与各存储单元相关的沟道区域。源区和漏区位于各沟道区之间。当在控制栅施加偏压时，源区和漏区导通，相当于沿第二方向x的位线。
63.所述外围区peri包括多个第二堆叠栅结构105，在外围电路区peri上形成的第二堆叠栅结构105用于形成控制存储器读写的外围电路。这些外围电路可以包括适于形成于衬底上的各种电路器件，例如cmos晶体管。所述第二堆叠栅结构105包括自下至上依次叠置
的第二浮栅介质层(未图示)、第二浮栅105a、图案化的第二控制栅介质层105b和第二控制栅105c。所述第二堆叠栅结构105的第二浮栅105a和第二控制栅105c之间的第二控制栅介质层105b具有图案，使得第二浮栅105a和第二控制栅105c之间形成电连接。在图7所示的示意图中，所述第二堆叠栅结构105的宽度大于所述第一堆叠栅结构103的宽度。
64.第二浮栅介质层和第二浮栅105a构成第二浮栅结构。
65.第二控制栅介质层105b和第二控制栅105c构成第二控制栅极结构。
66.在一种可选的实现方式中，第一堆叠栅结构103和第二堆叠栅结构105的顶部还具有硬掩模108。硬掩模108的材料可以是氮化硅。
67.在其他可选的实现方式中，第一堆叠栅结构103和有源区101之间形成有绝缘层(未图示)。绝缘层用于保护有源区。同时，在有源区101和浅沟槽隔离区102之间也形成有绝缘层(图中未示出)。
68.图10是在图9基础上的示意图。图11是在图8基础上的示意图。如图10-图11所示，在步骤s200中，在所述第一控制栅结构之间的部分所述浅沟槽隔离结构102中、以及所述第一控制栅结构下方区域的部分所述浅沟槽隔离结构102中形成第一凹槽109。
69.具体的，位于相邻存储栅极结构底部的第一凹槽109相互贯通。
70.本实施例中，在形成第一凹槽109的过程中，在所述第二沟槽106底部的部分所述浅沟槽隔离结构102中形成第二凹槽109a；第二凹槽109a和第一凹槽109之间相互分立，且第二堆叠栅结构105两侧的第二凹槽109a相互分立。
71.在一种可选的实现方式，本实施例中，还包括：在形成第一凹槽109前，形成覆盖所述第一堆叠栅结构103的侧壁的第一保护层；以所述第一保护层和第一堆叠栅结构103为掩模，采用各向同性的刻蚀工艺刻蚀第一控制栅结构之间的部分所述浅沟槽隔离结构以及所述第一控制栅结构下方区域的部分所述浅沟槽隔离结构，形成所述第一凹槽109；在形成第一凹槽109后，去除所述第一保护层。
72.在本实施例中，第一保护层还覆盖第二堆叠栅结构105的侧壁。
73.本实施例中，在形成所述第一凹槽109之后，且在形成所述介质层之前，去除所述第一保护层。
74.具体的，采用化学气相沉积工艺形成覆盖所述第一堆叠栅结构103的侧壁和顶部，同时还覆盖第一堆叠栅结构103侧部的有源区101和浅沟槽隔离结构102的第一保护材料层，所述第一保护材料层还覆盖第二堆叠栅结构的侧壁和顶部、第二堆叠栅结构侧部的有源区101和浅沟槽隔离结构102。
75.具体地，形成所述第一保护材料层的方法可以是化学气相沉积，例如，低温化学气相沉积(ltcvd)、等离子体化学气相沉积工艺(pcvd)、低压化学气相沉积(lpcvd)、快热化学气相沉积(rtcvd)、等离子体增强化学气相沉积(pecvd)以及流体化学气相沉积工艺(fcvd)。
76.具体地，采用各向异性的刻蚀工艺回刻蚀所述第一保护材料层，形成最终的第一保护层。
77.所述第一保护层的材料为氮化硅。所述第一保护层的厚度为30埃～50埃。
78.采用各向同性的刻蚀工艺刻蚀所述浅沟槽隔离结构102，以形成第一凹槽109。
79.具体地，可以采用湿法刻蚀工艺刻蚀所述浅沟槽隔离结构102。进一步地，可以采
用稀氢氟酸溶液(dfh)或者缓冲氧化物刻蚀液(bufferedoxide etch，boe)作为刻蚀溶液刻蚀所述浅沟槽隔离结构102。具体地，稀氢氟酸溶液的质量百分比可以为1:100-1:1000。缓冲氧化物刻蚀液可以由氢氟酸(49％)与水或氟化铵与水混合而成。
80.由于各向同性的刻蚀工艺可以从各个方向刻蚀所述浅沟槽隔离结构102，且如图10所示的截面中，存储栅极结构的宽度较小，因此，采用各向同性刻蚀可以将第一控制栅结构下方区域的部分浅沟槽隔离结构102去除，从而在存储区的有源区101之间形成第一凹槽109。
81.可选的，所述第一凹槽109的深度为100埃～5000埃。
82.具体地，可以采用湿法刻蚀工艺去除所述第一保护层。
83.图12是图10基础上的示意图。图13是图11基础上的示意图。参考图12和图13，在所述第一堆叠栅结构103的侧壁和第二堆叠栅结构105的侧壁、以及第一凹槽109的内壁和第二凹槽109a的内壁形成第二初始保护层110a。
84.第二初始保护层110a的材料包括氧化硅。
85.图14是图12基础上的示意图。图15是图13基础上的示意图。参考图14-图15，形成第二初始保护层之后，在所述第一沟槽106a和第一凹槽109中形成牺牲层111，且所述牺牲层111暴露出第二沟槽106和第二凹槽109a，所述牺牲层111的顶面低于所述第一堆叠栅结构103的顶面。
86.在半导体衬底100上形成牺牲层111，所述牺牲层111位于所述第一堆叠栅结构103之间，所述牺牲层111的顶面低于所述第一堆叠栅结构103的顶面。
87.牺牲层111用于保护第一堆叠栅结构103的侧壁的第二初始保护层110a，进而控制第二初始保护层110a的高度，以便于控制后续工艺中形成的金属硅化物层的厚度。
88.具体地，所述牺牲层111的材料为高温碳材料。可选的，所述牺牲层111的材料为超薄铺叠碳纤维(automated fiber placement，afp)。采用高温碳材料可以便于在后续工艺中采用灰化法去除所述牺牲层111的同时不破坏半导体器件的其他结构，也不会在半导体器件上残留杂质离子。
89.所述形成牺牲层111具体包括如下步骤：在半导体衬底100上形成牺牲材料层，所述牺牲材料层的上表面高于所述第一堆叠栅结构103的顶部,所述牺牲材料层覆盖所述第一堆叠栅结构103和第二堆叠栅结构105，并填充第一沟槽106a和第二沟槽106、以及第一凹槽109和第二凹槽109a；平坦化所述牺牲材料层；之后，在所述第一堆叠栅结构103上方区域的牺牲材料层上形成光刻胶层；刻蚀所述牺牲材料层和所述光刻胶层，以去除所述第二沟槽106和第二凹槽109a中的牺牲材料层以及位于第一凹槽109中的部分牺牲材料层，使得牺牲材料层形成所述牺牲层111。具体地，可以采用旋涂或刮涂等工艺形成牺牲材料层。
90.具体地，平坦化所述牺牲材料层的过程为：采用化学机械研磨工艺使所述牺牲材料层的顶面平坦。
91.具体地，刻蚀所述牺牲材料层和所述光刻胶层，以去除所述第二沟槽106和第二凹槽109a中的牺牲材料层以及位于第一凹槽109中的部分牺牲材料层的过程包括：以所述光刻胶层为掩模刻蚀去除第二沟槽106和第二凹槽109a中的牺牲材料层，在刻蚀去除第二沟槽106和第二凹槽109a中的牺牲材料层的过程中消耗部分或者消耗完光刻胶层；继续回刻蚀牺牲材料层直至去除第一凹槽109中的部分牺牲材料层。
92.刻蚀完成后，形成的牺牲层111的顶面低于所述第一堆叠栅结构103的控制栅的顶部表面。可选的，牺牲层111的顶面低于所述第一堆叠栅结构103的第一控制栅103c的顶部表面100埃-200埃。
93.参考图16-图19，在形成所述牺牲层111之后，形成侧墙112和填充介质层114，所述侧墙112位于第二沟槽106的侧壁，所述填充介质层114位于第二沟槽106和第二凹槽109a中且覆盖侧墙112的侧壁，所述填充介质层114和侧墙112的顶面低于第二堆叠栅结构105的顶面。
94.图16是图14基础上的示意图。图17是图15基础上的示意图。图18是图16基础上的示意图。图19是图17基础上的示意图。下面参考图16-图19具体介绍形成侧墙112和填充介质层114的具体步骤。
95.参考图16和图17，在所述第二沟槽106的侧壁形成初始侧墙112a，在形成初始侧墙112a的过程中，在第一沟槽106a的顶部区域形成位于牺牲层111上的附加侧墙112b。
96.初始侧墙112a和附加侧墙112b的材料为氧化硅。初始侧墙112a用于保护第二沟槽106的侧壁，同时为了避免后续在第二沟槽106底部形成的第二源漏区与第二堆叠栅结构105发生短路。起到隔离第二源漏区与第二堆叠栅结构105的作用。附加侧墙112b用于保护下方的牺牲层111。
97.具体地，形成所述初始侧墙112a和附加侧墙112b的方法可以采用原子层沉积(atomic layer deposition，ald)、高温氧化法(hightemperature oxidation，hto)或者低压四乙氧基硅烷生长工艺(lp-teos)。
98.在形成初始填充介质层之前，以所述初始侧墙112a和第二堆叠栅结构105为掩模，在第二堆叠栅结构105两侧的外围区的有源区中形成第二源漏区。
99.具体地，在所述第二沟槽106的底部进行离子注入，以形成第二源漏区(图中未示出)。
100.参考图16和图17，在附加侧墙112b上、所述第一堆叠栅结构103的顶部和第二堆叠栅结构105的顶部、所述初始侧墙112a的表面形成停止层113。
101.停止层113用于在后续平坦化保护层过程中，保护存储单元区cell的第一堆叠栅结构103。使存储单元区cell和外围区peri被刻蚀的速率不同。
102.在一种可选的实现方式中，所述停止层113的材料可以是氮化硅，可以采用化学气相沉积的工艺形成所述停止层113。
103.形成所述停止层113的方法可以是化学气相沉积，例如，低温化学气相沉积(ltcvd)、等离子体化学气相沉积工艺(pcvd)、低压化学气相沉积(lpcvd)、快热化学气相沉积(rtcvd)、等离子体增强化学气相沉积(pecvd)以及流体化学气相沉积工艺(fcvd)。
104.参考图16和图17，在形成初始侧墙112a之后，形成填充满第二沟槽106和第二凹槽109的初始填充介质层114a。
105.具体地，所述初始填充介质层114a用于保护第二沟槽106底部的第二源漏区以及第二沟槽106两侧的第一堆叠栅结构103和第二堆叠栅结构105。
106.所述初始填充介质层114a的材料为二氧化硅或掺硼和磷的二氧化硅(bpsg)。具体地，可选先采用的形成方法可以是高深宽比化学气相沉积法(high aspect ratio cvd，harp)以及高浓度等离子体化学气相沉积工艺(hdp cvd)等工艺形成介质材料层。再采用平
坦化工艺使介质材料层的上表面与所述停止层113的上表面基本平齐，形成所述初始填充介质层114a。
107.参考图18和图19，在回刻蚀所述初始填充介质层114a和初始侧墙112a的过程中，回刻蚀所述停止层113，以去除所述存储单元区上方的所述停止层113、以及第二堆叠栅结构105顶部的停止层113，且使覆盖侧墙112的停止层113的顶面低于第二堆叠栅结构105。
108.具体地，去除附加侧墙112b、第一堆叠栅结构103以及第二堆叠栅结构105上的停止层113。
109.具体可以采用干法刻蚀工艺刻蚀所述停止层113。所采用的刻蚀工艺对停止层113的刻蚀速率大于对初始填充介质层114a的刻蚀速率。
110.参考图18和图19，回刻蚀所述初始填充介质层114a和初始侧墙112a，使初始侧墙112a形成侧墙112，使初始填充介质层114a形成填充介质层114，在回刻蚀所述初始填充介质层114a和初始侧墙112a的过程中，回刻蚀所述附加侧墙112b和第二初始保护层110a，以去除所述附加侧墙112b，且使第二初始保护层110a形成第二保护层110。
111.具体可以采用干法刻蚀工艺刻蚀所述附加侧墙112b。所采用的刻蚀工艺对所述附加侧墙112b的刻蚀速率大于对填充介质层114的刻蚀速率，同时，对所述附加侧墙112b的刻蚀速率还大于牺牲层111的刻蚀速率。进一步地，本步骤中的刻蚀工艺可以和回刻蚀所述停止层113在同一工序中完成。
112.参考图18和图19，在形成填充介质层114和侧墙112的过程中，去除覆盖第一堆叠栅结构103的顶部区域和第二堆叠栅结构105的顶部区域的第二初始保护层110a，使第二初始保护层110a形成第二保护层110。
113.由于填充介质层114被刻蚀的速率较小，因此，填充介质层114下方的初始侧墙112a仅有顶部被少量刻蚀。进一步地，第一保护层110的材料和附加侧墙112b的材料相同，因此，附加侧墙112b两侧的第一保护层110也被刻蚀。进一步地，掩模层108的材料和附加侧墙112b的材料相同，因此，掩模层108也被刻蚀，露出第一堆叠栅结构103的顶部和顶部侧壁，以及露出第二堆叠栅结构105的顶部和顶部侧壁。刻蚀完成后，第一堆叠栅结构103的顶部到第二保护层110的顶部的距离为300埃-400埃。
114.图20是图18基础上的示意图。图21是图19基础上的示意图。参考图20和图21，在形成填充介质层114和侧墙112、第二保护层110之后，去除所述牺牲层111。
115.具体地，采用灰化法去除所述牺牲层111。
116.参考图20和图21，在去除所述牺牲层111之后，且在形成介质层之前，对所述第一堆叠栅结构103的顶部区域和第二堆叠栅结构105的顶部区域进行金属硅化处理。
117.具体地，在所述第一堆叠栅结构103顶部区域上形成第一金属硅化区115。在所述第二堆叠栅结构105顶部区域上形成第二金属硅化区115a。
118.第一金属硅化区115可以将沿第一方向的多个第一堆叠栅结构103电连接，作为nand结构中的字线。同时，所述第一金属硅化区115用于作为金属接触层，可以降低所述第一堆叠栅结构103和后续形成的金属电极之间的接触电阻。
119.在一种可选的实现方式中，可以通过金属原子扩散的方式进行金属硅化处理。在所述第一堆叠栅结构103上进行金属原子扩散可以包括如下步骤：在所述第一堆叠栅结构103上沉积金属层；退火处理；去除多余的金属层。
120.具体地，金属层的材料可以是镍(ni)或镍合金，具体地，所述镍合金可以是镍和从钽(ta)、锆(zr)、钛(ti)、铪(hf)、钨(w)、钴(co)、铂(pt)、钼(mo)、钯(pd)、钒(v)和铌(nb)构成的组合中选择至少一种材料组成的合金。
121.退火处理可以使金属原子扩散，形成位于第一堆叠栅结构103顶部区域的第一金属硅化物区115和位于第二堆叠栅结构105顶部区域的第二金属硅化物区115a。
122.具体地，对所述金属层进行热退火形成金属硅化物层。在对所述金属退火的工艺中，退火温度为600～1000℃。可选地，所述退火工艺可以为快速热退火(rapid thermal annealing，rta)。金属与材料为多晶硅的第一控制栅103c和第二控制栅105c在高温下形成位于第一堆叠栅结构103顶部区域的第一金属硅化物区115和位于第二堆叠栅结构105顶部区域的第二金属硅化物区115a。所述金属硅化物可以是硅化镍(ni2si)。
123.在退火处理的过程中，金属层的金属原子在材料为多晶硅的第一堆叠栅结构的上表面向下扩散，在高温下，金属原子和多晶硅形成金属硅化物层。随着金属原子向下扩散，使得金属硅化物层的下表面不断下移，使得所述金属硅化物层的下表面低于所述空隙的顶部。
124.在第一堆叠栅结构的顶部形成金属硅化物的同时，第一保护层60能够起到金属硅化物阻挡层(silicide area block，sab)的作用，因此，在退火后可以采用酸洗的方法去除沉积在第一保护层60上的金属。
125.在其他可选的实现方式中，也可以采用离子注入的方法在所述第一堆叠栅结构103的顶部形成第一金属硅化物区。具体采用掩模，露出第一堆叠栅结构103的顶部，然后在第一堆叠栅结构103上离子注入。此外，第一金属硅化物区115也可以采用化学气相沉积工艺形成。
126.图22是图20基础上的示意图。图23是图21基础上的示意图。参考图22和图23，在步骤s300中，在所述第一控制栅极结构103和半导体衬底100上形成介质层116，在形成介质层116的过程中形成位于介质层116中的空隙117，所述空隙117位于相邻第一控制栅极结构103之间的有源区101和浅沟槽隔离结构102上，且所述空隙117与所述第一凹槽109连通。
127.具体地，所述介质层116为氧化硅，所述形成介质层116为采用等离子增强化学气相沉积工艺(pecvd)形成。也可以采用低压四乙氧基硅烷生长工艺(lp-teos)形成所述介质层116。
128.由于形成所述介质层116的工艺的填充能力较弱，而相邻第一堆叠栅结构103之间的距离较小，因此容易在相邻第一堆叠栅结构103之间的介质层116中形成与底部第一凹槽109连通的空隙117。
129.应理解，本技术的附图中所示的空隙的形状仅为示例性的说明。但实际上，所述空隙的形状会根据工艺参数等条件的变化而有所不同，总体上来说，由于介质层沉积过程中，根据介质层形成的相关原理，所述空隙会形成为顶部窄的不规则形状。
130.在本发明实施例中，通过去除第一控制栅结构之间的部分浅沟槽隔离结构以及所述第一控制栅结构下方区域的部分所述浅沟槽隔离结构，在存储单元区的有源区之间形成第一凹槽，之后，在第一堆叠栅结构和半导体衬底上形成具有空隙的介质层，所述介质层不会填充在所述第一凹槽中或者填充极少。由于所述空隙位于相邻第一控制栅极结构之间的有源区和浅沟槽隔离结构上，且所述空隙与所述第一凹槽连通，这样第一凹槽和空隙的总
的空间较大。而因为空隙和第一凹槽的介电常数低，因此，本发明实施例的形成方法使得存储单元区的各有源区之间以及各第一堆叠栅结构之间的平均介电常数降低，进而能够降低存储单元区的有源区之间以及第一堆叠栅结构之间的电容，避免编程串扰，提高半导体器件的可循环性。因此，本发明实施例的半导体器件的形成方法能够提高半导体器件的性能。同时，本发明实施例的形成过程中，通过形成牺牲层、侧墙、停止层以及保护层等结构，可以在形成空隙的过程中保护外围区。
131.本发明实施例还提供一种半导体器件。图24是所述半导体器件经过有源区的截面图。图25是所述半导体器件经过浅沟槽隔离结构的截面图。在一种可选的实现方式中，如图24-图25所示，所述半导体器件100’包括：
132.沿第一方向间隔排列的有源区101’和用于隔离所述有源区的浅沟槽隔离结构102’，所述半导体衬底100’包括存储单元区cell。
133.位于所述存储单元区cell的各有源区101’上沿第二方向间隔排列的多个第一堆叠栅结构103’，所述第一堆叠栅结构103’包括第一控制栅极结构，所述第一控制栅结构还沿着第一方向延伸至存储单元区cell的浅沟槽隔离结构102’上，所述第一方向和所述第二方向垂直。
134.第一凹槽(图中未标注，参考图10中109)，位于所述第一堆叠栅结构103’之间的部分所述浅沟槽隔离结构102’中、以及所述第一堆叠栅结构103’下方区域的部分所述浅沟槽隔离结构102’中。
135.位于第一控制栅极结构和半导体衬底100’上的介质层116’，所述介质层116’中具有空隙117’，所述空隙117’位于相邻第一控制栅极结构之间的有源区101’和浅沟槽隔离结构102’上，且所述空隙117’与所述第一凹槽连通。
136.在一种可选的实现方式中，所述第一凹槽的深度为100埃～5000埃。
137.在一种可选的实现方式中，所述半导体衬底100’还包括外围区peri；相邻的第一堆叠栅结构103’之间具有第一沟槽(图中未标注，参考图10中106a)。
138.位于外围区的各有源区上沿第二方向间隔排列的多个第二堆叠栅结构105’，所述第二堆叠栅结构105’包括第二控制栅极结构。
139.所述第二控制栅结构还沿着第一方向延伸至外围区的浅沟槽隔离结构102’上，第二堆叠栅结构105’和第一堆叠栅结构103’之间、以及相邻的第二堆叠栅结构105’之间具有第二沟槽。
140.位于第二沟槽(图中未标注，参考图10中106)底部的部分所述浅沟槽隔离结构102’中的第二凹槽(图中未标注，参考图10中109a)，第二凹槽和第一凹槽之间相互分立，且第二堆叠栅结构105’两侧的第二凹槽相互分立。
141.所述介质层116还位于第二堆叠栅结构105’上和第二沟槽中的顶部区域。
142.在一种可选的实现方式中，所述半导体器件还包括：
143.位于第一堆叠栅结构103’的部分侧壁和第二堆叠栅结构105’的部分侧壁的第二保护层110’，且第二保护层110’的顶面低于所述第一堆叠栅结构103’的顶面和第二堆叠栅结构105’的顶面。
144.覆盖所述第二沟槽的侧壁的侧墙112’，所述侧墙112’的顶面低于所述第二堆叠栅结构105’的顶面。
145.位于所述第二沟槽和第二凹槽中的填充介质层114’，所述填充介质层114’的顶面低于所述第二堆叠栅结构105’的顶面。
146.位于所述第一堆叠栅结构103’顶部区域的第一金属硅化区115’。
147.位于所述第二堆叠栅结构105’顶部区域的第二金属硅化区115a’。
148.在一种可选的实现方式中，还包括：位于所述侧墙112’和第二堆叠栅结构105’两侧的外围区peri有源区101’中的第二源漏区(图中未示出)。
149.所述填充介质层114’还覆盖所述第二源漏区。
150.在一种可选的实现方式中，所述第一堆叠栅结构包括自下至上依次叠置的第一浮栅103c’、第一控制栅介质层103b’和第一控制栅103a’；所述第一控制栅结构103’分为存储栅极结构和选择栅极结构；在存储栅极结构中，第一浮栅103c’和第一控制栅103a’被第一控制栅介质层103b’隔离；在选择栅极结构中，第一控制栅103a’贯穿第一控制栅介质层103b’与第一浮栅103c’连接。
151.在一种可选的实现方式中，所述第二堆叠栅结构105’包括自下至上依次叠置的第二浮栅105c’、第二控制栅介质层105b’和第二控制栅105a’，所述第二控制栅105a’贯穿第二控制栅介质层105b’与第二浮栅105c’连接。
152.在一种可选的实现方式中，第二保护层110’的材料包括氧化硅；所述侧墙112’的材料包括氧化硅。
153.在一种可选的实现方式中，所述半导体器件包括绝缘层107’。
154.在本发明实施例中，在有源区之间形成有凹槽，在各第一堆叠栅结构和各支撑结构之间形成有与凹槽连通的空隙。因为空气的介电常数低，因此，本发明实施例的形成方法使得各有源区之间以及各第一堆叠栅结构之间的平均介电常数降低，进而能够有源区之间以及第一堆叠栅结构之间的电容，避免编程串扰，提高半导体器件的可循环性。因此，本发明实施例的半导体器件能够提高半导体器件的性能。
155.以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。