半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着集成电路制造技术的快速发展，促使集成电路中的半导体器件的尺寸不断地缩小，使整个集成电路的运作速度将因此而能有效地提升。随着元件的尺寸要求越来越小，相应形成的导电结构的尺寸越来越小。
3.所述导电结构的形成方法为：提供半导体衬底；在半导体衬底上形成第一介质层，所述第一介质层内具有第一开口；在所述第一开口内形成第一插塞；形成所述第一插塞之后，在所述第一插塞表面和第一介质层表面形成第二介质层；在所述第二介质层内形成第二开口；形成所述第二开口之后，在所述第二开口内形成第二插塞。所述第一插塞和第二插塞构成导电结构。为了降低尺寸日益减小的导电结构的电阻，采用电阻率较小的材料形成所述导电结构。
4.然而，现有技术形成的半导体器件的性能有待提高。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
6.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：一种半导体结构，包括：第一导电层；位于所述第一导电层上的介质层，所述介质层内具有开口，且所述开口暴露出所述第一导电层表面；位于所述开口内的第二导电层，所述第二导电层顶部表面齐平或者低于所述介质层顶部表面；位于所述开口侧壁表面的缝隙层，且所述缝隙层位于所述介质层和第二导电层之间。
7.可选的，所述缝隙层的材料为导电材料。
8.可选的，所述缝隙层的材料包括：钨。
9.可选的，所述第二导电层顶部表面低于所述介质层顶部表面。
10.可选的，还包括：位于所述第二导电层表面的第三导电层，且所述第二导电层和第三导电层填充满所述开口。
11.可选的，所述缝隙层的材料和所述第三导电层的材料相同。
12.相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供第一导电层；在所述第一导电层上形成介质层，所述介质层内具有开口，且所述开口暴露出所述第一导电层表面；在所述开口内形成第二导电层，所述第二导电层顶部表面齐平或者低于所述介质层顶部表面；在所述开口侧壁表面形成缝隙层，且所述缝隙层位于所述介质层和第二导电层之间。
13.可选的，所述缝隙层的材料为导电材料。
14.可选的，所述缝隙层的材料包括：钨。
15.可选的，所述缝隙层的形成方法包括：在所述开口侧壁表面和介质层顶部表面形成缝隙材料层，且所述缝隙材料层位于第二导电层和介质层之间；平坦化所述缝隙材料层，直至暴露出介质层表面，在所述开口侧壁表面形成缝隙层。
16.可选的，所述第二导电层顶部表面低于所述介质层顶部表面。
17.可选的，还包括：形成缝隙材料层之后，平坦化所述缝隙材料层之前，在所述缝隙材料层表面形成第三导电材料层；平坦化所述缝隙材料层和第三导电材料层，直至暴露出介质层顶部表面，使所述第三导电材料层形成第三导电层，使所述缝隙材料层形成缝隙层，且所述第二导电层和第三导电层填充满所述开口。
18.可选的，所述缝隙材料层的形成方法包括：在所述开口侧壁表面和介质层顶部表面形成初始缝隙材料层；对所述初始缝隙材料层进行改性处理，使所述初始缝隙材料层形成所述缝隙材料层。
19.可选的，对所述初始缝隙材料层进行改性处理的过程中，还形成所述第三导电材料层。
20.可选的，所述初始缝隙材料层的材料包括：半导体材料或者导电材料。
21.可选的，所述半导体材料包括：硅。
22.可选的，形成所述初始缝隙材料层的工艺包括：化学气相沉积工艺；所述化学气相沉积工艺的参数包括：通入的气体包括sih4，气体的流量范围为0标准毫升/分钟至1000标准毫升/分钟，温度范围为300摄氏度至500摄氏度。
23.可选的，所述改性处理包括置换反应。
24.可选的，对所述初始缝隙材料层进行改性处理的工艺参数包括：通入的气体包括wf6，气体的流量范围为0标准毫升/分钟至1000标准毫升/分钟，温度范围为300摄氏度至500摄氏度。
25.可选的，部分所述初始缝隙材料层被氧化，形成氧化层。
26.可选的，还包括：所述初始缝隙材料层之后，形成所述第三导电材料层之前，去除所述氧化层。
27.可选的，去除所述氧化层的工艺包括：离子刻蚀工艺；所述离子刻蚀工艺的参数包括：通入的气体包括氩气，所述气体的流量范围为0标准毫升/分钟至1000标准毫升/分钟，射频功率为0瓦至2000瓦，偏压功率为0瓦至1000瓦。
28.可选的，平坦化所述缝隙材料层的工艺包括：化学机械研磨工艺。
29.与现有技术相比，本发明的技术方案具有以下有益效果：
30.本发明技术方案提供的半导体结构的形成方法中，在开口内形成第二导电层之后，在所述开口侧壁表面形成缝隙层，且所述缝隙层位于第二导电层和介质层之间。所述缝隙层填充于第二导电层和介质层之间的空间，有效减小了第二导电层和介质层之间的间隙，从而在后续的平坦化过程中，能够减少平坦化采用的刻蚀溶液通过在第二导电层和介质层侧壁之间的间隙，导致开口底部的第一导电层受到刻蚀损伤，从而实现对第一导电层材料的保护，从而改善第一导电层和第二导电层之间的接触电阻，使得形成的半导体结构的性能较好。
31.进一步，通过对所述初始缝隙材料层进行改性处理，形成缝隙材料层。所述改性处理为化学反应过程，有利于提高形成的缝隙材料层对第二导电层和介质层之间的粘附性，
进而能够进一步减少第二导电层和介质层之间、以及第三导电材料层和介质层之间的间隙，进一步实现对第一导电层材料的保护，从而改善第一导电层和第二导电层之间的接触电阻，使得形成的半导体结构的性能较好。
32.进一步，通过去除所述部分被氧化的缝隙材料层，避免被氧化的缝隙材料层对开口顶部尺寸造成影响，使得位于开口内的缝隙层和第三导电层的关键尺寸不受影响，从而提高形成的半导体结构性能的稳定性。
33.本发明技术方案提供的半导体结构中，所述开口侧壁表面具有缝隙层，且所述缝隙层位于所述介质层和第二导电层之间。所述缝隙层填充于第二导电层和介质层之间的空间，有效减小了第二导电层和介质层之间的间隙，从而在后续的平坦化过程中，能够减少平坦化采用的刻蚀溶液通过在第二导电层和介质层侧壁之间的间隙，导致开口底部的第一导电层受到刻蚀损伤，从而实现对第一导电层材料的保护，从而改善第一导电层和第二导电层之间的接触电阻，使得形成的半导体结构的性能较好。
附图说明
34.图1至图5是一种半导体结构的形成方法各步骤的结构示意图；
35.图6至图11是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
36.图12至图15是本发明另一实施例中半导体结构的形成方法各步骤的结构示意图。
具体实施方式
37.正如背景技术所述，半导体结构的性能较差。
38.以下结合附图进行详细说明，半导体结构的性能较差的原因，图1至图5是一种半导体结的构形成方法各步骤的结构示意图。
39.请参考图1，提供基底100，所述基底100内具有第一导电层110，所述基底100暴露出第一导电层110表面，所述基底100表面具有介质层120，所述介质层120内具有开口130，且所述开口130暴露出所述第一导电层110表面。
40.请参考图2，在所述开口130内形成第二导电层140，所述第二导电层140顶部表面低于所述介质层120顶部表面。
41.请参考图3，对所述第二导电层140进行离子刻蚀处理，在所述暴露出的开口130侧壁表面形成第三导电层150。
42.请参考图4，形成所述第二导电层140和第三导电层150之后，在所述开口130内的第二导电层140表面和第三导电层150表面、以及介质层120表面形成第四导电材料膜160，且所述第四导电材料膜160填充满所述开口130。
43.请参考图5，平坦化所述第四导电材料膜160，直至出介质层110表面，在所述开口130内形成第四导电层161。
44.上述方法中，通过对第二导电层140进行离子轰击，使得部分第二导电层140的材料沉积在暴露出的开口130侧壁形成第三导电层150，所述第三导电层150有利于增加后续第四导电层161和介质层120侧壁之间的粘附性，从而减少后续平坦化过程中，采用的刻蚀溶液通过在第二导电层140和介质层120侧壁、第四导电材料膜160和介质层120之间的间隙a(图5中所示)，对所述基底100内的第一导电层110造成损耗。
45.然而，所述第三导电层150仍不能有效避免在平坦化过程中，采用的刻蚀溶液通过第二导电层140和介质层120侧壁、第四导电材料膜160和介质层120之间的间隙，仍会对所述基底100内的第一导电层110造成损耗，从而导致第二导电层140和第一导电层110之间的接触电阻仍较大，形成的半导体结构的性能较差。同时，所述离子轰击的过程，不仅对第二导电层140具有轰击作用，还对介质层120具有轰击作用，导致介质层120侧壁材料的减少，进而导致位于开口130的第四导电层161的关键尺寸减小，致使形成的半导体结构的稳定性较差。
46.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
47.请参考图6，提供第一导电层210。
48.具体的，在本实施例中，所述第一导电层210位于基底200内，所述基底200暴露出第一导电层210表面。
49.在本实施例中，所述基底200为单层基底。
50.在其他实施例中，所述基底还可以为soi基底，所述soi基底可以是绝缘基底加顶层单晶硅层的双层，也可以是绝缘薄层为中间层的三明治结构。
51.所述基底200的材料包括：硅、锗、锗硅、绝缘体上硅或绝缘体上锗。相应的，衬底的材料包括：锗、锗硅、绝缘体上硅或绝缘体上锗。
52.请参考图7，在所述第一导电层210上形成介质层220，所述介质层220内具有开口221，且所述开口221暴露出所述第一导电层210表面。
53.所述介质层220，一方面为后续形成导电结构提供支撑，另一方面，对不同器件起到电性隔离作用。
54.所述介质层220和开口221的形成方法包括：在所述基底200表面形成介质材料膜(图中未示出)；在所述介质材料膜表面形成掩膜层(图中未示出)，所述掩膜层暴露出部分介质材料膜表面；以所述掩膜层为掩膜，刻蚀所述介质材料膜，直至暴露出第一导电层210表面，形成所述介质层220以及位于所述介质层220内的开口221。
55.所述介质层220的材料为绝缘材料，包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅中的一种或者几种。
56.在本实施例中，所述介质层220的材料为氧化硅。
57.请参考图8，在所述开口221内形成第二导电层230，所述第二导电层230顶部表面低于所述介质层220顶部表面。
58.第二导电层230的材料包括：金属，所述金属包括：铜、钨、铝、钛、氮化钛或者钽。
59.在本实施例中，所述第二导电层230的材料为钨。
60.所述第二导电层230的形成工艺包括：选择性化学气相沉积工艺。
61.由于所述第一导电层210和介质层220的材料不同，具有不同的表面特性，采用选择性化学沉积工艺能够实现在开口221底部的第一导电层210表面形成第二导电层230的同时，不在介质层220表面沉积材料，有利于避免沉积的材料在开口221顶部提早闭合，从而避免形成的第二导电层230内产生空洞，使得形成的半导体结构的性能较好。
62.在其他实施例中，所述第二导电层顶部表面齐平于所述介质层顶部表面。
63.接着，在所述开口221侧壁表面和介质层220顶部表面形成缝隙材料层，且所述缝
隙材料层位于第二导电层230和介质层220之间，具体形成所述缝隙材料层的过程请参考图9至图10。
64.请参考图9，在所述开口221侧壁表面和介质层220顶部表面形成初始缝隙材料层240。
65.具体的，在本实施例中，所述初始缝隙材料层240还位于第二导电层230顶部表面。
66.所述初始缝隙材料层240的材料包括：半导体材料或者导电材料。
67.在本实施例中，所述初始缝隙材料层240的材料为半导体材料，硅。
68.在本实施例中，形成所述初始缝隙材料层240的工艺包括：化学气相沉积工艺；所述化学气相沉积工艺的参数包括：通入的气体包括sih4，气体的流量范围为0标准毫升/分钟至1000标准毫升/分钟，温度范围为300摄氏度至500摄氏度。
69.请参考图10，对所述初始缝隙材料层240进行改性处理，使所述初始缝隙材料层240形成所述缝隙材料层241。
70.需要说明的是，在本实施例中，对所述初始缝隙材料层240进行改性处理的过程中，还形成第三导电材料层250。
71.请继续参考图10，在所述缝隙材料层241表面形成第三导电材料层250。
72.所述缝隙材料层241的材料为导电材料。
73.所述第三导电材料层250的材料为导电材料。
74.在本实施例中，所述缝隙材料层241和所述第三导电材料层250的材料相同，均为钨。
75.所述第三导电材料层250和所述缝隙材料层241的材料相同，均为钨。
76.所述改性处理包括置换反应。
77.在本实施例中，对所述初始缝隙材料层240进行改性处理的工艺参数包括：通入的气体包括wf6，气体的流量范围为0标准毫升/分钟至1000标准毫升/分钟，温度范围为300摄氏度至500摄氏度。
78.需要说明的是，所述改性处理通过在所述缝隙材料层241表面一层一层地堆叠，从而选择性沉积形成所述第三导电材料层250。
79.在本实施例中，所述初始缝隙材料层240的材料为si，所述改性处理通入的气体为wf6，通入的气体wf6能够和si发生化学反应，si能够将w元素从wf6中置换出，生成w和sif4。
80.通过对所述初始缝隙材料层240进行改性处理，形成缝隙材料层241。所述改性处理为化学反应过程，有利于提高形成的缝隙材料层241对第二导电层230和介质层220之间的粘附性，进而能够进一步减少第二导电层230和介质层220之间、以及第三导电材料层250和介质层220之间的间隙，进一步实现对第一导电层210材料的保护，从而改善第一导电层210和第二导电层230之间的接触电阻，使得形成的半导体结构的性能较好。
81.在本实施例中，形成所述第三导电材料层250之后，在后续平坦化所述缝隙材料层241和第三导电材料层250之前，还包括：在所述第三导电材料层250表面形成缓冲层260，平坦化所述缝隙材料层241和第三导电材料层250的过程中，还平坦化所述缓冲层260。
82.所述缓冲层260的作用在于，在介质层220表面形成较厚的膜层，为后续平坦化过程起到缓冲作用，提高工艺的稳定性。
83.所述缓冲层260为单层结构或者多层结构。
84.在本实施例中，所述缓冲层260为单层结构。
85.所述缓冲层260的形成工艺包括：化学气相沉积工艺。
86.在其他实施例中，所述缓冲层为多层结构，所述缓冲层的材料为氮化钛和钨。
87.请参考图11，平坦化所述缝隙材料层241和第三导电材料层250，直至暴露出介质层220顶部表面，使所述第三导电材料层250形成第三导电层251，使所述缝隙材料层241形成缝隙层242，且所述第二导电层230和第三导电层251填充满所述开口221。
88.在本实施例中，由于所述第三导电材料层250表面还具有缓冲层260，在平坦化所述缝隙材料层241和第三导电材料层250之前，所述平坦化过程还去除所述缓冲层260，暴露出所述第三导电材料层250表面。
89.所述平坦化所述缝隙材料层241和第三导电材料层250的工艺包括：化学机械研磨工艺。
90.所述化学机械研磨工艺采用了研磨液。
91.在开口221内形成第二导电层230、第三导电层251之后，在所述开口221侧壁表面形成缝隙层242，且所述缝隙层242位于第二导电层230、第三导电层251和介质层220之间。所述缝隙层242填充于第二导电层230、第三导电层251和介质层220之间的空间，有效减小了第二导电层230、第三导电层251和介质层220之间的间隙，从而在后续的平坦化过程中，能够减少平坦化采用的刻蚀溶液通过在第二导电层230、第三导电层251和介质层220侧壁之间的间隙，导致开口221底部的第一导电层210受到刻蚀损伤，从而实现对第一导电层210材料的保护，从而改善第一导电层210和第二导电层230、第三导电层251之间的接触电阻，使得形成的半导体结构的性能较好。
92.相应的，本发明还提供一种采用上述方法形成的半导体结构，请继续参考图11，包括：第一导电层210；位于所述第一导电层210上的介质层220，所述介质层220内具有开口221，且所述开口221暴露出所述第一导电层210表面；位于所述开口221内的第二导电层230，所述第二导电层230顶部表面齐平或者低于所述介质层220顶部表面；位于所述开口221侧壁表面的缝隙层242，且所述缝隙层242位于所述介质层220和第二导电层230之间。
93.所述缝隙层242的材料为导电材料。
94.所述缝隙层242的材料包括：钨。
95.在本实施例中，所述第二导电层230顶部表面低于所述介质层220顶部表面。
96.所述半导体结构还包括：位于所述第二导电层230表面的第三导电层251，且所述第二导电层和第三导电层填充满所述开口。
97.所述第二导电层230的材料包括：金属，所述金属包括：铜、钨、铝、钛、氮化钛或者钽。在本实施例中，所述第二导电层230的材料为钨。
98.所述第三导电层251的材料包括：金属，所述金属包括：铜、钨、铝、钛、氮化钛或者钽。
99.在本实施例中，所述第三导电层251的材料为钨。
100.所述缝隙层241的材料和所述第三导电层251的材料相同。
101.在本实施例中，所述缝隙层241和第三导电层251的材料，均为钨。
102.图12至图15是本发明另一实施例中半导体结构的形成方法各步骤的结构示意图。本实施例和上述实施例的不同点在于，形成初始缝隙材料层240之后，后续对所述初始缝隙
材料层240进行改性处理之前，所述初始缝隙材料层240可能会暴露在外界环境中，导致部分所述初始缝隙材料层240被氧化，形成氧化层，因此需要对所述氧化层进行去除处理。本实施例在上述实施例的基础上继续对半导体结构的形成方法进行说明。
103.请在图9的基础上继续参考图12，形成所述初始缝隙材料层240之后，部分所述初始缝隙材料层240被氧化，形成氧化层341。
104.当所述初始缝隙材料层240需要在不同机台中转换时，不可避免被暴露在外界大气环境，导致部分初始缝隙材料层240被氧化，从而形成氧化层341，所述氧化层341会造成电隔离，影响形成的半导体结构的导电性。
105.请参考图13，去除所述氧化层341。
106.去除所述氧化层341的工艺包括：离子刻蚀工艺；所述离子刻蚀工艺的参数包括：通入的气体包括氩气，所述气体的流量范围为0标准毫升/分钟至1000标准毫升/分钟，射频功率为0瓦至2000瓦，偏压功率为0瓦至1000瓦。
107.需要说明的是，去除部分所述氧化层341之后，暴露出未被氧化的部分初始缝隙材料层240表面，且后续将被进行改性处理。
108.所述离子刻蚀工艺对所述氧化层341和初始缝隙材料层240具有较大的刻蚀选择比，使得去除氧化层341的同时，不会对所述初始缝隙材料层240造成较大的刻蚀损伤，因此，所述未被氧化的初始缝隙材料层240能够对介质层220具有保护作用，避免所述介质层220受到刻蚀损伤，使得所述介质层220的侧壁不会被刻蚀损伤，即，介质层220内的开口221的尺寸保持不变，从而保证后续在开口221内形成的导电结构的关键尺寸保持不变，提高所述半导体结构的性能的稳定性。
109.所述尺寸指的是所述开口221垂直于开口221侧壁表面方向上的距离。
110.请参考图14，去除所述氧化层341之后，对所述初始缝隙材料层240进行改性处理，使所述初始缝隙材料层240形成所述缝隙材料层342。
111.所述改性处理的方法和上述实施例中的改性处理的方法相同，在此不再赘述。
112.需要说明的是，在本实施例中，对所述初始缝隙材料层240进行改性处理的过程中，还形成第三导电材料层350。
113.请继续参考图14，在所述缝隙材料层342表面形成第三导电材料层350。
114.所述缝隙材料层342的材料和上述实施例中的缝隙材料层241的材料相同，在此不再赘述。
115.所述第三导电材料层350和上述实施例中的第三导电材料层250的材料相同，在此不再赘述。
116.需要说明的是，所述改性处理通过在所述缝隙材料层342表面一层一层地堆叠，从而选择性沉积形成所述第三导电材料层350。
117.去除所述氧化层341之后，暴露出初始缝隙材料层240，通过对所述初始缝隙材料层240进行改性处理，形成缝隙材料层342。所述改性处理为化学反应过程，有利于提高形成的缝隙材料层342，对第二导电层230和介质层220之间的粘附性，进而能够进一步减少第二导电层230和介质层220之间、以及形成的第三导电材料层350和介质层220之间的间隙，进一步实现对第一导电层210材料的保护，从而改善第一导电层210和第二导电层230之间的接触电阻，使得形成的半导体结构的性能较好。
118.在本实施例中，形成所述第三导电材料层350之后，在后续平坦化所述缝隙材料层342和第三导电材料层350之前，还包括：在所述第三导电材料层350表面形成缓冲层360，平坦化所述缝隙材料层342和第三导电材料层350的过程中，还平坦化所述缓冲层360。
119.所述缓冲层360和上述实施例中的缓冲层260的材料和作用相同，在此不再赘述。
120.请参考图15，平坦化所述缝隙材料层342和第三导电材料层350，直至暴露出介质层220顶部表面，使所述第三导电材料层350形成第三导电层351，使所述缝隙材料层342形成缝隙层343，且所述第二导电层230和第三导电层351填充满所述开口221。
121.在本实施例中，由于所述第三导电材料层350表面还具有缓冲层360，在平坦化所述缝隙材料层342和第三导电材料层350之前，所述平坦化过程还去除所述缓冲层360，暴露出所述第三导电材料层350表面。
122.所述平坦化处理的工艺和上述实施例中的平坦化处理的工艺的过程相同，在此不再赘述。
123.相应的，本发明另一实施例还提供一种采用上述方法形成的半导体结构，请继续参考图15，包括：第一导电层210；位于所述第一导电层210上的介质层220，所述介质层220内具有开口221，且所述开口221暴露出所述第一导电层210表面；位于所述开口221内的第二导电层230，所述第二导电层230顶部表面齐平或者低于所述介质层220顶部表面；位于所述开口221侧壁表面的缝隙层343，且所述缝隙层343位于所述介质层220和第二导电层230之间。
124.所述缝隙层343的材料为导电材料。
125.在本实施例中，所述缝隙层343的材料为钨。
126.在本实施例中，所述第二导电层230顶部表面低于所述介质层220顶部表面。
127.所述半导体结构还包括：位于所述第二导电层230表面的第三导电层351，且所述第二导电层230和第三导电层351填充满所述开口。
128.所述第二导电层230的材料包括：金属，所述金属包括：铜、钨、铝、钛、氮化钛或者钽。
129.在本实施例中，所述第二导电层230的材料为钨。
130.所述第三导电层351的材料包括：金属，所述金属包括：铜、钨、铝、钛、氮化钛或者钽。
131.在本实施例中，所述第三导电层351的材料为钨。
132.所述缝隙层343的材料和所述第三导电层351的材料相同。
133.在本实施例中，所述缝隙层343和第三导电层351的材料，均为钨。
134.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。