本申请要求于2019年7月9日提交到韩国知识产权局的第10-2019-0082453号韩国专利申请的优先权的权益，所述韩国专利申请的公开通过引用整体包含于此。
本公开涉及存储器，更具体地，涉及半导体存储器装置以及操作半导体存储器装置的方法。
背景技术：
半导体芯片通过半导体制造工艺制造，然后在晶片(wafer)、裸片(die)或封装件状态下通过测试设备进行测试。通过测试选择有缺陷的半导体芯片，并且在修复工艺中使用备用单元来替换有缺陷的芯片的一些缺陷单元以挽救有缺陷的半导体芯片。目前，半导体芯片(诸如，动态随机存取存储器(dram))已经通过精细工艺继续减小尺寸，因此，在制造工艺期间发生错误的可能性增加。此外，在芯片操作期间可能发生一些错误(即，软错误)，并且这样的软错误可通过在半导体芯片中实现的内置自测试(bist)逻辑来检测和替换。可在修复工艺中使用激光或者在bist逻辑中使用电力对位于半导体芯片的行解码器或列解码器中的一些熔丝(fuse)进行编程。
技术实现要素：
示例性实施例可提供一种能够提高列修复操作的灵活性的半导体存储器装置。
示例性实施例可提供一种能够提高列修复操作的灵活性的操作半导体存储器装置的方法。
根据本发明的示例性实施例，一种半导体存储器装置包括：存储器单元阵列、行解码器和列解码器。存储器单元阵列包括：多个行块，布置在第一方向上；多个列块，布置在与第一方向不同的第二方向上；以及多个段，所述多个段中的每个段设置在所述多个行块和所述多个列块的对应的交叉点处，所述多个行块中的每个行块包括结合到字线和位线的多个动态存储器单元。行解码器被配置为：接收行地址；响应于行地址，激活所述多个行块中的第一行块的第一字线，其中，第一行块使用行地址的至少一个块地址位来标识；基于第一熔丝信息确定第一行块是否是主块以及确定所述多个行块中的第二行块是否被映射为主块的从属，第一熔丝信息指示第一行块是主块；响应于确定第一行块是否是主块，激活所述多个行块中的第二行块的第二字线，以及响应于激活第二字线，输出行块信息信号，行块信息信号指示所述第二字线被激活。列解码器被配置为：接收列地址；以及基于列地址、行块信息信号和第二熔丝信息，访问结合到第一字线的多个第一存储器单元的部分或结合到第二行块的多个第二存储器单元的第二字线的部分，第二熔丝信息指示所述多个段中的设置在主块和与列地址相关联的第一列块的交叉点处的第一段。
根据本发明的示例性实施例，一种半导体存储器装置包括：存储器单元阵列、行解码器、列解码器和外围电路。存储器单元阵列包括：多个行块，布置在第一方向上；多个列块，布置在与第一方向不同的第二方向上；以及多个段，所述多个段中的每个段设置在所述多个行块和所述多个列块的对应的交叉点处，所述多个行块中的每个行块包括结合到字线和位线的多个动态存储器单元。行解码器被配置为：接收行地址；响应于行地址，激活所述多个行块中的第一行块的第一字线，其中，第一行块使用行地址的至少一个块地址位来标识；基于第一熔丝信息确定第一行块是否是主块以及确定所述多个行块中的第二行块是否被映射为主块的从属，其中，第一熔丝信息指示第一行块是主块；响应于确定第一行块是否是主块，激活所述多个行块中的第二行块的第二字线；以及响应于激活第二字线，输出行块信息信号，行块信息信号指示第二字线被激活。列解码器被配置为：接收列地址；基于列地址、行块信息信号和第二熔丝信息，访问结合到第一字线的多个第一存储器单元的部分或结合到第二字线的多个第二存储器单元的部分，第二熔丝信息指示所述多个段中的设置在主块和所述多个列块之中的与列地址相关联的第一列块的交叉点处的第一段。外围电路被配置为基于从外部接收的命令和地址来控制行解码器和列解码器，地址包括行地址和列地址。
根据本发明的示例性实施例，一种操作半导体存储器装置的方法，其中，半导体存储器装置包括存储器单元阵列，存储器单元阵列包括：多个行块，布置在第一方向上；多个列块，布置在与第一方向不同的第二方向上；以及多个段，所述多个段中的每个段设置在所述多个行块和所述多个列块的对应的交叉点处，所述多个行块中的每个行块包括结合到字线和位线的多个动态存储器单元，所述方法包括：由行解码器响应于行地址，激活所述多个行块中的第一行块的第一字线，其中，第一行块使用行地址的至少一个块地址位来标识；由行解码器基于第一熔丝信息确定第一行块是否是主块，第一熔丝信息指示第一行块是主块；由行解码器并响应于确定第一行块是否是主块，激活所述多个行块中的第二行块的第二字线；响应于激活第二字线，生成行块信息信号，行块信息信号指示第二字线被激活；以及由列解码器基于列地址、行块信息信号和第二熔丝信息访问结合到第一字线的多个第一存储器单元的部分或结合到第二字线的第二存储器单元的部分，第二熔丝信息指示所述多个段中的设置在主块和与列地址相关联的第一列块的交叉点处的第一段。
附图说明
以下将参照附图更详细地描述示例性实施例。
图1是示出根据示例性实施例的存储器系统的框图。
图2a和图2b分别示出根据示例性实施例的半导体存储器装置执行列修复操作。
图3是示出根据示例性实施例的图1中的半导体存储器装置的示例的框图。
图4示出图3的半导体存储器装置中的第一存储体阵列的示例。
图5示出图3的半导体存储器装置中的存储器单元阵列、行解码器和列解码器。
图6是示出根据示例性实施例的图5中的行块熔丝电路之一的框图。
图7示出图6的行块熔丝电路中的行块信息存储表的示例。
图8示出图6中的行地址的示例。
图9是示出根据示例性实施例的图5中的修复电路之一的框图。
图10是示出根据示例性实施例的图5中的子列解码器之一的框图。
图11示出在图5的半导体存储器装置中传送第一选择信号和第二选择信号。
图12示出根据示例性实施例的图5中的存储器单元阵列的一部分。
图13示出根据示例性实施例的图12中的局部感测放大器电路。
图14示出列解码器271在图2a中的存储体阵列中执行列修复操作。
图15是示出根据示例性实施例的图1中的半导体存储器装置的另一示例的框图。
图16是示出根据示例性实施例的操作半导体存储器装置的方法的流程图。
图17a和图17b示出根据示例性实施例的操作半导体存储器装置的方法。
图18是示出根据示例性实施例的半导体存储器装置的框图。
图19是示出根据示例性实施例的包括堆叠式存储器装置的半导体封装件的示图。
具体实施方式
在下文中，将参照示出了示例性实施例的附图更全面地描述各种示例性实施例。
图1是示出根据示例性实施例的存储器系统的框图。
参照图1，存储器系统20可包括存储器控制器100和半导体存储器装置200。
存储器控制器100可控制存储器系统20的整体操作。存储器控制器100可控制外部主机与半导体存储器装置200之间的全部数据交换。例如，存储器控制器100可响应于来自主机的请求，将数据写入到半导体存储器装置200中或者从半导体存储器装置200读取数据。此外，存储器控制器100可向半导体存储器装置200发出操作命令以控制半导体存储器装置200。
在一些实施例中，半导体存储器装置200是包括动态存储器单元的存储器装置，诸如，动态随机存取存储器(dram)、双倍数据速率4(ddr4)同步dram(sdram)、低功率ddr4(lpddr4)sdram或lpddr5sdram)。
存储器控制器100将时钟信号clk、命令cmd和地址(信号)addr发送到半导体存储器装置200，并与半导体存储器装置200交换数据dq。
半导体存储器装置200包括存储数据dq的存储器单元阵列(mca)300和地址解码器adec。地址解码器adec可包括行解码器(rd)261和列解码器(cd)271。
存储器单元阵列300可包括在第一方向上布置的多个行块，多个行块中的每个行块包括结合到多条字线和多条位线的多个动态存储器单元，多个行块中的每个行块由与行地址的多个位的一部分对应的行块标识位(即，至少一个块地址位)标识，并且多个行块中的每个行块包括在与第一方向相交的第二方向上布置的多个段。
行解码器261可响应于行地址激活第一行块中的第一字线，可响应于指示第一行块是主体(master)的第一熔丝信息激活与第一行块不同并被映射为第一行块的从属(slave)的第二行块中的第二字线，并且可向列解码器271提供指示第二字线被激活的行块信息信号。列解码器271可基于列地址、行块信息信号和第二熔丝信息来访问结合到第一字线的多个第一存储器单元的部分和结合到第二字线的多个第二存储器单元的部分。因此，半导体存储器装置200可增大列修复操作的灵活性。
图2a和图2b分别示出根据示例性实施例的半导体存储器装置执行列修复操作。
图2a和图2b分别示出地址解码器adec对包括在图1中的存储器单元阵列300中的存储体阵列bnr执行列修复操作。
参照图2a，存储体阵列bnr包括在第一方向d1上布置的由与行地址的多个位的一部分对应的行块标识位标识的多个行块rblk1至rblk4。行块rblk1至rblk4中的每个行块可包括在与第一方向d1相交的第二方向d2上布置的多个正常段seg1至seg4和至少一个备用段sseg。
例如，第一熔丝电路fc1可包括在图1中的行解码器261中。第一熔丝电路fc1可存储与第一行块和第二行块相关联的信息作为第一熔丝信息。第一行块可被指定为主体，第二行块可被映射为第一行块的从属。在图2a中，行块rblk1是主体(即，主块(masterblock))，行块rblk3是行块rblk1的从属(即，从块(slaveblock))。
例如，第二熔丝电路fc2可包括在图1中的列解码器271中。第二熔丝电路fc2可存储段信息作为第二熔丝信息。第二熔丝电路fc2的段信息可指示作为主体的第一行块中的多个段中的将被作为从属的第二行块中的多个段中的至少一个段替换的段(h)。
参照图2a，行块rblk1的包括缺陷单元的段seg2使用行块rblk3的段seg2替换/修复。此外，行块rblk1的包括缺陷单元的段seg4可使用备用段sseg修复。
参照图2b，基于存储在第一熔丝电路fc1中的信息，行块rblk1是相对于行块rblk2的主体，行块rblk2是相对于行块rblk3的主体，行块rblk3是相对于行块rblk4的主体。此外，基于存储在第二熔丝电路fc2中的信息，行块rblk1的均包括缺陷单元的段seg1、seg2和seg3分别使用行块rblk2的段seg1、seg2和seg3替换，行块rblk2的段seg1和seg2分别使用行块rblk3的段seg1和seg2替换，行块rblk3的段seg1使用行块rblk4的段seg1替换。此外，行块rblk1的包括缺陷单元的段seg4可使用备用段sseg修复。
在图2b中，行块rblk2被映射为行块rblk1的从属，行块rblk3被映射为行块rblk2的从属，行块rblk4被映射为行块rblk3的从属。
可通过测试存储器单元阵列300或存储体阵列bnr而预先将第一熔丝信息和第二熔丝信息存储在第一熔丝电路fc1和第二熔丝电路fc2中。
在行解码器261激活行块rblk1中的第一字线和行块rblk2中的第二字线时，列解码器271可使用行块rblk2中的段seg2的正常存储器单元修复行块rblk1中的段seg2的每个缺陷单元，并且在行解码器261激活行块rblk2中的第二字线和行块rblk3中的第三字线时，列解码器271可使用行块rblk3中的段seg2替换行块rblk2中的段seg2。此外，在行解码器261激活行块rblk3中的第三字线和行块rblk4中的第四字线时，列解码器271可使用行块rblk4中的段seg1替换行块rblk3中的段seg1。
图3是示出根据示例性实施例的图1中的半导体存储器装置的示例的框图。
参照图3，半导体存储器装置200a包括存储器单元阵列300a、行解码器261、列解码器271和外围电路201。
存储器单元阵列300a可包括多个存储体阵列310至380，存储体阵列310至380中的每个存储体阵列可包括如参照图2a和图2b所述的多个行块。
半导体存储器装置200a可在从外部(例如，存储器控制器或测试设备)接收到写入命令或读取命令之前接收激活命令。
可基于激活命令选择连接到半导体存储器装置200a的字线(wl)的所有存储器单元。之后，如果半导体存储器装置200a接收到写入命令或读取命令，则多条位线可被选择。在一个实施例中，可通过写入命令或读取命令来选择位线。可对结合到所选择的位线的存储器单元执行数据输入/输出。
用于校正存储在存储体阵列310至380中的至少一个存储体阵列中的数据的奇偶校验数据可被存储在存储体阵列310至380中的一些存储体阵列中。
列解码器271可通过列选择线csl和备用列选择线scsl连接到存储器单元阵列300a。列解码器271可基于写入命令或读取命令来选择列选择线csl或备用列选择线scsl。如果列解码器271选择列选择线csl，则正常段被选择。当列解码器271选择备用列选择线scsl时，备用段被选择。每个正常段包括结合到字线和位线的正常存储器单元，备用段包括结合到字线和备用位线的备用存储器单元。
外围电路201可包括命令/地址垫(pad，也可称为“焊盘”)(cmd/add)203、输入/输出垫205和纠错码(ecc)引擎280。在一个实施例中，ecc引擎280可以不包括在外围电路201中。外围电路201可从外部接收命令cmd和地址addr，并且可与外部交换数据dq。
外围电路201可根据从外部接收到的命令cmd，将列地址caddr提供给列解码器271，并且可将行地址raddr提供给行解码器261。外围电路201可响应于写入命令将输入数据dq提供给列解码器271，或者可响应于读取命令从列解码器271接收输出数据dq。输入数据可通过输入/输出垫205输入到外围电路201。输出数据可通过输入/输出垫205输出到存储器控制器100。
ecc引擎280可对输入数据执行ecc编码以生成奇偶校验数据。ecc引擎280可将输入数据和奇偶校验数据存储在存储体阵列310至380中。ecc引擎280可对从存储体阵列310至380读取的数据执行ecc解码，以校正读取的数据中的至少一个错误。ecc引擎280可通过输入/输出垫205将校正后的数据发送到存储器控制器100。
行解码器261可响应于行地址raddr来激活由行地址raddr指定的第一行块中的第一字线，行解码器261可在第一行块是主体时激活与第一行块不同的第二行块中的第二字线，并且行解码器261可输出指示第二字线被激活的行块信息信号rbin。行解码器261可包括行块信息电路(rbic)400，其中，行块信息电路400可存储每个行块的行块信息，并且可输出行块信息信号rbin。
图4示出图3的半导体存储器装置中的第一存储体阵列的示例。
参照图4，第一存储体阵列310包括正常单元区ncr和备用单元区scr。正常单元区ncr包括多条字线wl1至wlm(m是大于2的自然数)、多条位线bl1至bln(n是大于2的自然数)、以及设置在字线wl1至wlm与位线bl1至bln之间的多个交叉点处的多个存储器单元mc。备用单元区scr包括多条备用位线sbl1至sbly(y是大于2的自然数)、多条字线wl1至wlm、以及设置在字线wl1至wlm与备用位线sbl1至sbly之间的多个交叉点处的多个备用单元(或者，备用存储器单元)smc。
字线wll至wlm在第二方向d2上延伸，位线bll至bln和备用位线sbll至sbly在与第二方向d2相交的第一方向dl上延伸。第一存储体阵列310可由行地址raddr的至少一个行块标识位划分为多个行块，并且每个行块可由列地址caddr的至少一个段标识位在第二方向d2上划分为至少两个段。使用列地址caddr的至少一个段标识位，第一存储体阵列310可被划分为多个列块。第一存储体阵列310可包括在第一方向d1和第二方向d2上布置的多个段。多个段中的每个段可位于多个行块和多个列块的对应的多个交叉点处。也就是说，不同行块中的段在第二方向上形成多个列块。
在一个示例性实施例中，第一存储体阵列可以是多个存储体阵列310至380中的代表性存储体阵列。本发明不限于此。在一个示例实施例中，其他存储体阵列320至380可以不包括备用单元阵列sca。
图5示出图3的半导体存储器装置中的存储器单元阵列、行解码器和列解码器。
参照图5，在存储器单元阵列300a中，可在第二方向d2上设置i个子阵列块scb，并且可在与第二方向d2基本垂直的第一方向d1上设置j个子阵列块scb。i和j分别表示在第二方向和第一方向上的子阵列块scb的数量，并且i和j是大于2的自然数。子阵列块scb可对应于图2a或图2b中的段seg。i个子阵列块scb可在第二方向d2上设置成一行，并且可被称为行块。j个子阵列块scb可在第一方向d1上设置成一列，并且可被称为列块。多条位线、多条字线和多个存储器单元可设置在每个子阵列块scb中。
i 1个子字线驱动器区swb可在第二方向d2上设置在子阵列块scb之间。子字线驱动器可设置在子字线驱动器区swb中。j 1个位线感测放大器区blsab可在第一方向d1上设置在例如子阵列块scb之间。用于感测存储在存储器单元中的数据的位线感测放大器可设置在位线感测放大器区blsab中。
多个结合区conj可邻近子字线驱动器区swb和位线感测放大器区blsab设置。电压生成器设置在每个结合区conj中。
行解码器261包括行块信息电路400，行块信息电路400可包括在第一方向d1上与多个行块对应的多个行块熔丝电路rbfc1401至rbfcj40j。行块熔丝电路401至40j可响应于行地址raddr的行块标识位，将行块信息信号rbin输出到列解码器271。
列解码器271可包括多个子列解码器scd1551至scdi55i和多个修复电路501至50i。子列解码器551至55i中的每个子列解码器可连接到多个列块中的对应的列块，多个列块中的每个列块在一个列中包括j个子阵列块scb。多个修复电路501至50i中的每个修复电路可连接到多个子列解码器551至55i中的对应的子列解码器。
修复电路501至50i中的每个修复电路可响应于列地址caddr和行块信息信号rbin而选择性地激活第一修复信号cren1和第二修复信号cren2，以将第一修复信号cren1和第二修复信号cren2提供给子列解码器551至55i中的对应的子列解码器。响应于第一修复信号cren1和第二修复信号cren2，子列解码器551至55(i-1)中的每个子列解码器可选择列选择线csl，并且子列解码器55i可选择备用列选择线scsl。此外，子列解码器551至55i中的每个子列解码器可输出与选择对应的段相关联的第一选择信号sela1至selay(y是大于2的自然数)中的对应的第一选择信号和第二选择信号selb1至selby中的对应的第二选择信号。
将在图12中描述存储器单元阵列300a的部分390。
图6是示出根据示例性实施例的图5中的行块熔丝电路之一的框图。
行块熔丝电路402至40j中的每个行块熔丝电路的配置可与行块熔丝电路401的配置基本相同。
参照图6，行块熔丝电路401可包括缺陷(故障)地址存储表410(即，缺陷地址表存储装置)、行地址比较器405、行块信息存储表420(即，行块信息表存储装置)、行块地址比较器(或行块比较器)425和信号生成器430。
缺陷地址存储表410存储与包括在对应的行块中的段的缺陷单元的地址信息相关联的缺陷行块地址信息frai。行地址比较器405将行地址raddr与缺陷行块地址信息frai进行比较，以输出指示行地址raddr是否与缺陷行块地址信息frai匹配的行匹配信号rmth。
行块信息存储表420可存储指示对应的行块是否是主体的主位mb、与对应的行块的地址信息相关联的(主)行块信息mrb以及与包括第二字线的从行块的地址信息相关联的从行块信息srbi。行块信息存储表420可对应于图2a和图2b的第一熔丝电路fc1。主行块信息mrb和从行块信息srbi可对应于第一熔丝信息。
行块信息存储表420可将主行块信息mrb提供给行块地址比较器425。行块地址比较器425可将行块标识位brb与主行块信息mrb进行比较，以向行块信息存储表420和信号生成器430提供指示行块标识位brb是否与主行块信息mrb匹配的行块匹配信号rbmth。
行块标识位brb可包括行地址raddr的一些高位。当行地址raddr包括g位时，行地址raddr的高r位可对应于行块标识位brb。行块信息存储表420可响应于行块匹配信号rbmth，向信号生成器430提供与包括第二字线的行块相关联的从行块信息srbi。
信号生成器430可响应于行匹配信号rmth、行块匹配信号rbmth和从行块信息srbi，将行块信息信号rbin1输出到列解码器271。
图7示出图6的行块熔丝电路中的缺陷地址存储表的示例。
参照图7，缺陷地址存储表410包括反熔丝阵列411、控制单元412、感测单元413和寄存器单元414。
反熔丝阵列411包括分别连接到p个行和q个列的交叉点的p×q个反熔丝(af)(p和q是大于2的自然数)。反熔丝阵列411包括用于访问设置在p个行的反熔丝(af)的p条字线awl1至awlp，以及设置为与q个列对应的q条位线abl1至ablq，以便传递从反熔丝(af)读取的信息。
控制单元412对反熔丝阵列412中的缺陷行块地址信息frai进行编程，或者从反熔丝阵列412读取缺陷行块地址信息frai。感测单元413可感测并放大从反熔丝阵列411接收的缺陷行块地址信息frai，并且输出放大的结果。寄存器单元414可临时存储从感测单元413接收的缺陷行块地址信息frai。寄存器单元414将缺陷行块地址信息frai输出到行地址比较器405。
图8示出图6中的行地址的示例。
在图8中，假设行地址raddr包括16位a0至a15。
参照图8，行地址raddr的高3位a15至a13可被指定为行块标识位brb。在这种情况下，存储体阵列310至380中的每个存储体阵列可被划分为在第一方向d1上设置的八个行块。
图9是示出根据示例性实施例的图5中的修复电路之一的框图。
修复电路502至50j中的每个修复电路的配置可与修复电路501的配置基本相同。
参照图9，修复电路501包括故障地址存储表510、列地址比较器515、熔丝电路520、信号生成器530和修复信号生成器540。
故障地址存储表510可存储与对应的段的缺陷单元的列地址信息相关联的缺陷(故障)列地址信息fcai。
列地址比较器515可将列地址caddr与故障列地址信息fcai进行比较，以将指示列地址caddr是否与故障列地址信息fcai匹配的列匹配信号cmth输出到熔丝电路520和修复信号生成器540。列匹配信号cmth可指示列地址caddr是否与故障列地址信息fcai匹配。故障地址存储表510可具有与图7的故障地址存储表410类似的配置。
熔丝电路520包括多个熔丝组(fuseset)521、522和523。熔丝组521、522和523可对应于第一方向d1上的段。
多个熔丝组521、522和523中的每个熔丝组可存储与多个段中的每个段的选择相关联的段信息，并且包括第一区521a和第二区521b。第一区521a可存储与每个段是否将被不同的行块中的段替换相关联的段信息sgi，第二区521b可存储与对应的段是否将被备用段替换相关联的熔丝位fb。响应于列匹配信号cmth，熔丝组521、522和523可将段信息sgi和熔丝位fb提供给信号生成器530和修复信号生成器540。
信号生成器530可基于行块信息信号rbin、段信息sgi和熔丝位fb生成与选择对应的段相关联的第一内部选择信号isela1和第二内部选择信号iselb1。信号生成器530可将第一内部选择信号isela1和第二内部选择信号iselb1提供给对应的子列解码器。
修复信号生成器540可基于列匹配信号cmth、段信息sgi和熔丝位fb确定第一修复信号cren1和第二修复信号cren2的逻辑电平。例如，当列匹配信号cmth指示列地址caddr与缺陷列地址信息fcai不匹配时，修复信号生成器540使用低电平使第一修复信号cren1和第二修复信号cren2去激活。当第一修复信号cren1和第二修复信号cren2被去激活时，图5中的第一子列解码器551可激活列选择信号csl中的对应的列选择信号。
例如，当列匹配信号cmth指示列地址caddr与故障列地址信息fcai匹配，并且熔丝位fb具有指示对应的段将被备用段替换的高电平时，修复信号生成器540使用高电平激活第一修复信号cren1，并且使用低电平使第二修复信号cren2去激活。在这种情况下，图5中的连接到对应的段的子列解码器551不选择列选择线csl中的对应的列选择线。
在这种情况下，连接到备用段的修复电路50i使用低电平使第一修复信号cren1去激活，并且使用高电平激活第二修复信号cren2。在这种情况下，图5中的子列解码器55i选择连接到备用段的备用列选择线scsl。
图10是示出根据示例性实施例的图5中的子列解码器之一的框图。
子列解码器552至55i中的每个子列解码器的配置可与子列解码器551的配置基本相同。
参照图10，子列解码器551可包括与正常列选择线驱动器对应的列选择线驱动器560。
列选择线驱动器560可选择列选择线csl中的一条列选择线，并且可响应于列地址caddr、列匹配信号cmth、第一修复信号cren1、第二修复信号cren2以及内部选择信号isela1和iselb1来确定与对应的段的选择相关联的第一选择信号sela1和第二选择信号selb1的逻辑电平。
例如，为了选择作为主体的第一行块的段，列选择线驱动器560激活第一选择信号sela1。为了选择作为从属的第二行块的段，列选择线驱动器560激活第二选择信号selb1。
图11示出第一选择信号和第二选择信号被传送到图5的半导体存储器装置。
参照图11，行解码器261将行块信息信号rbin提供给列解码器271，列解码器271在相对于存储体阵列310的第一方向d1上传送第一选择信号sela1至selay和第二选择信号selb1至selby。第一选择信号sela1至selay和第二选择信号selb1至selby被传送到对应的段中的位线感测放大器区，并且可确定与对应的段相关联的局部感测放大器电路的激活。
图12示出根据示例性实施例的图5中的存储器单元阵列的一部分。
参照图5和图12，在存储器单元阵列300a的部分390(图5)中，设置了子阵列块scb、位线感测放大器区blsab、子字线驱动器区swb和结合区conj。
子阵列块scb包括在行方向(第二方向d2)上延伸的多条字线wl1至wl4以及在列方向(第一方向d1)上延伸的多个位线对bl1和blb1至bl2和blb2。子阵列块scb包括设置在字线wl1至wl4与位线对bl1和blb1至位线对bl2和blb2之间的交叉点处的多个存储器单元mc。
参照图12，子字线驱动器区swb包括分别驱动字线wl1至wl4的多个子字线驱动器(swd)571、572、573和574。子字线驱动器571和572可设置在相对于子阵列块scb的左侧(在这个示例中)的子字线驱动器区swb中。此外，子字线驱动器573和574可设置在相对于子阵列块scb的右侧(在这个示例中)的子字线驱动器区swb中。
位线感测放大器区blsab包括结合到位线对bl1和blb1的位线感测放大器blsa650以及结合到位线对bl2和blb2的位线感测放大器blsa650a、局部感测放大器电路(lsa电路)700和700a以及逻辑门750。位线感测放大器(blsa)650可感测并放大位线对bl1与blb1之间的电压差，以将放大的电压差提供给局部i/o线对lio1和liob1。
局部感测放大器电路700响应于局部使能信号len和局部控制信号lctl来控制局部i/o线对lio1和liob1与全局i/o线对gio1和giob1之间的连接，并且局部感测放大器电路700a响应于对应的局部使能信号和对应的局部控制信号来控制局部i/o线对lio2和liob2与全局i/o线对gio2和giob2之间的连接。逻辑门750对第一选择信号sela1和第二选择信号selb1执行逻辑运算，以将局部使能信号len提供给局部感测放大器电路700。可从子列解码器551接收第一选择信号sela1和第二选择信号selb1。逻辑门750可包括异或门，并且逻辑运算可对应于异或运算。因此，如果第一行块中的第一段将被第二行块中的第一段替换，则与第一行块中的第一段相关联的局部感测放大器电路可被去激活，并且与第二行块中的第一段相关联的局部感测放大器电路可被激活。
如图12中所示，位线感测放大器650和650a可交替地设置在子阵列块scb的上部和下部。结合区conj邻近于位线感测放大器区blsab、子字线驱动器区swb和子阵列块scb被设置。多个电压生成器(vg)610、620、630和640可设置在结合区conj中。
图13示出根据示例性实施例的图12中的局部感测放大器电路。
参照图13，局部感测放大器电路700包括局部感测放大器710、局部i/o线控制器720和激活控制电路730。
激活控制电路730对局部使能信号len以及第一局部感测使能信号plsaen1、第一连接控制信号pmuxon1和第二连接控制信号pmuxon2中的每个执行异或(xor)运算，并输出第二局部感测使能信号plsaen2、第三连接控制信号pmuxon3和第四连接控制信号pmuxon4。
因此，第二局部感测使能信号plsaen2、第三连接控制信号pmuxon3和第四连接控制信号pmuxon4的逻辑电平可根据局部使能信号len的逻辑电平，分别与第一局部感测使能信号plsaen1、第一连接控制信号pmuxon1和第二连接控制信号pmuxon2的逻辑电平相同或相反。激活控制电路730包括第一门731、第二门732和第三门733。
局部感测放大器710响应于第二局部感测使能信号plsaen2将局部i/o线对lio1和liob1之间的电压差放大，以将放大的电压差提供给全局i/o线对gio1和giob1。局部i/o线控制器720包括第一nmos晶体管721、第二nmos晶体管722、第三nmos晶体管723和第四nmos晶体管724，并且局部i/o线控制器720响应于第三连接控制信号pmuxon3和第四连接控制信号pmuxon4，来控制局部i/o线对lio1和liob1与全局i/o线对gio1和giob1之间的连接。
例如，当第一局部感测使能信号plsaen1、第一连接控制信号pmuxon1和第二连接控制信号pmuxon2中的每个为高电平并且局部使能信号len为高电平时，第二局部感测使能信号plsaen2、第三连接控制信号pmuxon3和第四连接控制信号pmuxon4中的每个变为低电平。因此，局部感测放大器710被禁用，并且局部i/o线控制器720切断局部i/o线对lio1和liob1与全局i/o线对gio1和giob1之间的连接。
例如，当第一局部感测使能信号plsaen1、第一连接控制信号pmuxon1和第二连接控制信号pmuxon2中的每个为高电平并且局部使能信号len为低电平时，第二局部感测使能信号plsaen2、第三连接控制信号pmuxon3和第四连接控制信号pmuxon4中的每个变为高电平。因此，局部感测放大器710被启用，并且局部i/o线控制器720提供局部i/o线对lio1和liob1与全局i/o线对gio1和giob1之间的连接。
图14示出列解码器271在图2a中的存储体阵列中执行列修复操作。
在图14中，假设行块rblk1(第一行块)是主体，并且行块rblk3(第二行块)被映射为行块rblk1的从属。
参照图14，行块rblk1中的段seg2(第一段)包括缺陷存储器单元。如果列选择线csl1被启用，则如参考标号511所指示，列解码器271使用行块rblk3的正常存储器单元替换行块rblk1中的段seg2的缺陷存储器单元。如参考标号513所指示，通过启用备用列选择线scsl1，行块rblk1中的段seg4(第二段)的缺陷存储器单元被行块rblk1中的备用段sseg的备用存储器单元替换。
图15是示出根据示例性实施例的图1中的半导体存储器装置的另一示例的框图。
参照图15，半导体存储器装置200b包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新计数器245、行地址复用器240、列地址锁存器250、行解码器260、列解码器270、存储器单元阵列300b、感测放大器单元285、输入/输出(i/o)门控电路290、ecc引擎280和数据i/o缓冲器295。
存储器单元阵列300b包括第一存储体阵列310至第八存储体阵列380(或称为第一存储体存储器阵列310至第八存储体存储器阵列380)。行解码器260包括分别结合到第一存储体阵列310至第八存储体阵列380的第一存储体行解码器260a至第八存储体行解码器260h，列解码器270包括分别结合到第一存储体阵列310至第八存储体阵列380的第一存储体列解码器270a至第八存储体列解码器270h，感测放大器单元285包括分别结合到第一存储体阵列310至第八存储体阵列380的第一存储体感测放大器285a至第八存储体感测放大器285h。第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h以及第一存储体感测放大器285a至第八存储体感测放大器285h可形成第一存储体至第八存储体。第一存储体阵列310至第八存储体阵列380中的每个包括形成在多条字线wl与多条位线bl的交叉点处的多个存储器单元mc。
地址寄存器220从存储器控制器100接收包括存储体地址bank_addr、行地址raddr和列地址caddr的地址addr。地址寄存器220将接收到的存储体地址bank_addr提供给存储体控制逻辑230，接收到的行地址raddr提供给行地址复用器240，并将接收到的列地址caddr提供给列地址锁存器250。
存储体控制逻辑230响应于存储体地址bank_addr生成存储体控制信号。第一存储体行解码器260a至第八存储体行解码器260h中的与存储体地址bank_addr对应的存储体行解码器响应于存储体控制信号而被激活，并且第一存储体列解码器270a至第八存储体列解码器270h中的与存储体地址bank_addr对应的存储体列解码器响应于存储体控制信号而被激活。
行地址复用器240从地址寄存器220接收行地址raddr，并且从刷新计数器245接收刷新行地址ref_addr。行地址复用器240选择性地输出行地址raddr和刷新行地址ref_addr中的一个作为行地址ra。从行地址复用器240输出的行地址ra被应用于第一存储体行解码器260a至第八存储体行解码器260h。
第一存储体行解码器260a至第八存储体行解码器260h中的通过存储体控制逻辑230激活的存储体行解码器对从行地址复用器240输出的行地址ra进行解码，并且激活与行地址ra对应的字线。例如，激活的存储体行解码器将字线驱动电压施加到与行地址ra对应的字线。
列地址锁存器250从地址寄存器220接收列地址caddr，并临时存储接收到的列地址caddr。在一些实施例中，在突发模式下，列地址锁存器250通过增加接收到的列地址caddr来生成列地址。列地址锁存器250将临时存储或生成的列地址施加到第一存储体列解码器270a至第八存储体列解码器270h。
第一存储体列解码器270a至第八存储体列解码器270h中的激活的存储体列解码器通过i/o门控电路290激活与存储体地址bank_addr和列地址caddr对应的感测放大器。i/o门控电路290包括用于门控输入/输出数据的电路，并且还包括用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读取数据锁存器，以及用于将数据写入到第一存储体阵列310至第八存储体阵列380的写入驱动器。
从第一存储体阵列310至第八存储体阵列380中的一个存储体阵列读取的码字cw被结合到数据将被读取的一个存储体阵列的感测放大器感测，并且被存储在读取数据锁存器中。存储在读取数据锁存器中的码字cw可在通过ecc引擎280对码字cw执行ecc解码之后，经由数据i/o缓冲器295被提供给存储器控制器100。将被写入到第一存储体阵列310至第八存储体阵列380中的一个存储体阵列的数据dq可从存储器控制器100被提供给数据i/o缓冲器295，并且在由ecc引擎280对数据dq执行ecc编码之后由写入驱动器写入所述一个存储体阵列中。
数据i/o缓冲器295可基于时钟信号clk，在半导体存储器装置200b的写入操作中将来自存储器控制器100的数据dq提供给ecc引擎280，并且可在半导体存储器装置200b的读取操作中，将来自ecc引擎280的数据dq提供给存储器控制器100。
在写入操作中，ecc引擎280可基于来自数据i/o缓冲器295的数据dq生成奇偶校验位，并且可向i/o门控电路290提供包括数据dq和奇偶校验位的码字cw。i/o门控电路290可将码字cw写入一个存储体阵列中。此外，在读取操作中，ecc引擎280可从i/o门控电路290接收从一个存储体阵列读取的码字cw。ecc引擎280可基于码字cw中的奇偶校验位对数据dq执行ecc解码，以校正数据dq中的至少一个错误位，从而将校正后的数据提供给数据i/o缓冲器295。
控制逻辑电路210可控制半导体存储器装置200b的操作。例如，控制逻辑电路210可生成用于半导体存储器装置200b的控制信号，以便执行写入操作或读取操作。控制逻辑电路210包括命令解码器211和模式寄存器212，其中，命令解码器211对从存储器控制器100接收的命令cmd进行解码，模式寄存器212设置半导体存储器装置200b的操作模式。
第一存储体阵列310至第八存储体阵列380中的每个可包括由行地址raddr的行标识位标识的多个行块。第一存储体行解码器260a至第八存储体行解码器260h中的每个可采用图5中的行解码器261，并且可将行块信息信号提供给第一存储体列解码器270a至第八存储体列解码器270h中的对应的存储体列解码器。
第一存储体列解码器270a至第八存储体列解码器270h中的每个可采用图5中的列解码器271，并且如果被指定为主体的第一行块被访问，则第一存储体列解码器270a至第八存储体列解码器270h中的每个可通过基于列地址caddr和行块信息信号同时激活第一行块的第一字线和被映射为第一行块的从属的第二行块的第二字线，来以段为单位执行列修复。
图16是示出根据示例性实施例的操作半导体存储器装置的方法的流程图。
参照图2a至图16，提供一种操作包括存储器单元阵列的半导体存储器装置200的方法。存储器单元阵列包括在第一方向上布置的多个行块，多个行块中的每个行块包括结合到多条字线和多条位线的多个动态存储器单元，多个行块中的每个行块由与行地址的多个位的一部分对应的行块标识位标识，并且多个行块中的每个行块包括在与第一方向相交的第二方向上布置的多个段。在该方法中，行解码器261响应于行地址和第一熔丝信息，激活多个行块中的第一行块的第一字线和多个行块中的被映射为第一行块的从属的第二行块的第二字线(s110)。
列解码器271基于列地址、行块信息信号和第二熔丝信息来访问结合到第一字线的多个第一存储器单元的部分和结合到第二字线的多个第二存储器单元的部分(s120)。行块信息信号指示第二字线被激活。
图17a和图17b示出根据示例性实施例的操作半导体存储器装置的方法。
参照图2a至图16、图17a和图17b，半导体存储器装置200接收激活命令和指定多条字线中的包括在第一行块中的字线的第一行地址(s210)。地址解码器261中的行块信息电路400通过参照第一熔丝信息来确定第一行块是否是主体(s220)。当第一行块不是主体(s220中的“否”)时，行解码器261激活第一字线(s240)，并且列解码器271使用写入命令或读取命令接收列地址(s260)。
当第一行块是主体(s220中的“是”)时，行解码器261激活第一字线和被映射为第一行块的从属的第二行块中的第二字线(s230)，列解码器271使用写入命令或读取命令接收列地址(s250)。列解码器271中的对应的修复电路确定列地址caddr是否与结合到至少一个缺陷单元的位线的缺陷列地址匹配(s270)。
当列地址caddr与缺陷列地址匹配(s270中的“是”)时，列解码器271中的对应的修复电路通过参照第二熔丝电路fc2来确定是否使用第二行块中的第一段。当第二行块中的第一段被确定为被使用(s280中的“是”)时，列解码器271中的对应的修复电路激活列选择线csl和第二选择信号，并且第二行块的第一段中的存储器单元的数据被输入/输出(s310)。当第二行块中的第一段不被使用(s280中的“否”)时，列解码器271中的对应的修复电路激活备用列选择线scsl，并通过使用结合到第一字线和备用位线的备用存储器单元执行列修复操作。(s320)。
当列地址caddr与缺陷列地址不匹配时(s270中的“否”)，列解码器271访问由行地址raddr和列地址caddr指定的存储器单元(s330)。
图18是示出根据示例性实施例的半导体存储器装置的框图。
参照图18，半导体存储器装置800可包括第一裸片组810和第二裸片组820。
第一裸片组810可包括至少一个缓冲器裸片811。第二裸片组820可包括多个存储器裸片820-1至820-s，多个存储器裸片820-1至820-s堆叠在第一裸片组810(或者，缓冲器裸片811)上，并通过从存储器裸片820-s经由中间存储器裸片820-s-1至820-1延伸到第一裸片组810的多条硅通孔(tsv)线传送数据。
存储器裸片820-1至820-s中的每个存储器裸片可包括单元核822，单元核822包括存储器单元阵列和地址解码器824。存储器单元阵列可包括多个存储体阵列，并且每个存储体阵列可被划分为多个行块。行解码器824可采用图5中的行解码器261和列解码器271，并且可以以段为单位执行列修复。
缓冲器裸片811可包括ecc引擎812，当从通过tsv线接收的传输数据检测到传输错误时，ecc引擎812使用传输奇偶校验位来校正传输错误并生成校正了错误的数据。ecc引擎812可被称为“过孔(via)ecc引擎”。
半导体存储器装置800可以是通过tsv线传送数据和控制信号的堆叠芯片型存储器装置或堆叠式存储器装置。tsv线也可被称为“贯穿电极(throughelectrode)”。
在一个存储器裸片820-s处形成的tsv线组832可包括多条tsv线l1至ls，并且奇偶校验tsv线组834可包括多条tsv线l10至lt。数据tsv线组832的tsv线l1至ls和奇偶校验tsv线组834的奇偶校验tsv线l10至lt可连接到相应地形成在存储器裸片820-1至820-s之间的微凸块mcb。
存储器裸片820-1至820-s中的每个存储器裸片可包括dram单元，每个dram单元包括至少一个存取晶体管和一个存储电容器。
半导体存储器装置800可具有三维(3d)芯片结构或2.5d芯片结构，以通过数据总线b10与存储器控制器通信。缓冲器裸片810可通过数据总线b10与存储器控制器连接。
表示为单元核ecc引擎的第一类型ecc引擎822可分别通过奇偶校验tsv线组834和数据tsv线组832输出传输奇偶校验位以及传输数据。输出的传输数据可以是由第一类型ecc引擎822校正了错误的数据。
表示为过孔ecc引擎的ecc引擎812可基于通过奇偶校验tsv线组834接收的传输奇偶校验位来确定通过数据tsv线组832接收的传输数据中是否发生传输错误。当检测到传输错误时，ecc引擎812可使用传输奇偶校验位来校正传输数据中的传输错误。当传输错误不可校正时，ecc引擎812可输出指示发生不可校正的数据错误的信息。
图19是示出根据示例性实施例的包括堆叠式存储器装置的半导体封装件的示图。
参照图19，半导体封装件900可包括一个或多个堆叠式存储器装置910和存储器控制器(con)920。堆叠式存储器装置910和存储器控制器920可安装在中间层930上，并且其上安装有堆叠式存储器装置910和存储器控制器920的中间层930可被安装在封装基底940上。存储器控制器920可采用图1中的存储器控制器100。
每个堆叠式存储器装置910可以以各种形式实现，并且可以是以其中堆叠了多个层的高带宽存储器(hbm)形式的存储器装置。因此，每个堆叠式存储器装置910可包括缓冲器裸片和多个存储器裸片。每个堆叠式存储器装置910可采用图18中的半导体存储器装置800。因此，每个堆叠式存储器装置910可以以段为单位执行列修复。
如上所述，堆叠式存储器装置910可安装在中间层930上，并且存储器控制器920可与堆叠式存储器装置910通信。例如，每个堆叠式存储器装置910和存储器控制器920可包括物理区，并且通信可通过物理区在堆叠式存储器装置910与存储器控制器920之间执行。同时，当每个堆叠式存储器装置910包括直接存取区时，测试信号可通过安装在封装基底940和直接存取区下方的导电装置(例如，焊球950)提供给每个堆叠式存储器装置910。
本发明构思的方面可应用于使用半导体存储器装置的系统。
上述内容是示例性实施例的说明，并且将不被解释为对示例实施例的限制。虽然已经描述了一些示例性实施例，但是本领域技术人员将容易地理解，在实质上不脱离本发明构思的新颖性教导和优点的情况下，许多修改在示例性实施例中是可行的。因此，所有这样的修改意图被包括在如权利要求书中限定的本发明构思的范围内。
本文用于企业家、创业者技术爱好者查询，结果仅供参考。
