一种通过芯片电源引脚通信的方法以及芯片和系统与流程

本发明属于模数混合电路领域，具体涉及一种通过芯片电源引脚通信的方法以及芯片和系统。

背景技术：

芯片在批量生产时都要经过测试并保证所有的参数都符合实际应用要求，但是经常会存在有些芯片的参数设计值和实际测量值存在偏差的情况。为了修改这个偏差值，一般的做法是外部预留通信引脚，内部预留efuse或者eeprom，控制和调节相应的参数值。

通常所述通信引脚至少需要两个，但是一些芯片输入脚只有电源脚，而且还需要修改芯片的内部参数的情况。比如封装后只有三个脚的基准类芯片、电压检测芯片、开关霍尔芯片、线性霍尔芯片、ldo、恒流类芯片等等。这些类型的芯片在封装后只有电源脚是输入脚，封装后可能会产生输出误差，如果不通过通信修正，就很难修改输出偏差的参数。

技术实现要素：

本发明要解决的技术问题是通过芯片的电源引脚与芯片通信，修改只有电源引脚为输入引脚的芯片内部的输出参数，从而校准芯片的输出偏差。

为了实现上述发明目的之一，本发明一实施方式提供一种通过芯片电源引脚通信的方法，包括步骤：

步骤a:调制电源输出电压，使电源输出电压在芯片允许的范围内持续变动产生相对高低电平，所述高低电平作为通信信号载波；

步骤b:采集固定长度的芯片电源引脚的电压信号，按照高电平与低电平的长度比转换为与之对应的比特位数据；

步骤c:组合多个比特位数据为通信数据包。

作为本发明一实施方式的进一步改进，在所述步骤b中进一步包括：将所述芯片电源引脚的电压信号与参考电平比较；将高于参考电平的信号转换为高电平信号，将低于所述参考电平的信号转换为低电平信号，以形成数字信号；使用振荡信号采集连续固定长度的数字信号；当所述固定长度的数字信号的高低电平长度比满足第一条件时，该固定长度的数字信号转换为比特位数据0；当所述数字信号的高低电平长度比满足第二条件时，该固定长度的数字信号转换为比特位数据1。

作为本发明一实施方式的进一步改进，所述第一条件为低电平信号长度为高电平信号长度的两倍，所述第二条件为高电平信号长度为低电平信号长度的两倍。

作为本发明一实施方式的进一步改进，在所述步骤c中进一步包括：按照先后顺序存储所述比特位数据0或1组合形成通信数据包；所述通信数据包包括设备码、地址码、数据码、结束位。

作为本发明一实施方式的进一步改进，所述步骤c进一步包括数据校准步骤：步骤e.判断所述高低电平长度比是否异常；步骤f.判断所述设备码是否异常；步骤g.判断所述地址码是否异常；步骤h.判断所述通信数据包长度是否异常；步骤i.判断通信数据包是否存在结束位；如果所述步骤e至所述步骤h中任一项出现结果异常或步骤i中不存在结束位，则认为通信失败并清除异常信号。

为了实现上述发明目的之一，本发明一实施方式提供一种通过电源引脚通信的芯片，包括：

电源引脚和输出引脚；

与所述输出引脚连接的输出电路；

与所述输出电路连接用于调整输出参数的逻辑电路；

与所述逻辑电路连接的振荡电路；

还包括与所述电源引脚连接的比较器，所述比较器的输出端与逻辑电路连接；

所述逻辑电路根据所述振荡电路产生的振荡信号，采集固定长度的所述比较器输出的数字信号，并根据比较器输出的数字信号的高低电平长度比，转换为与之对应的比特位数据。

作为本发明一实施方式的进一步改进，所述逻辑电路在振荡信号的上升沿或下降沿连续采集m次比较器输出的数字信号；m次采集中包含n次低电平信号和k次高电平信号，其中n/k=2时，逻辑电路将m次采集结果转换为比特位数据0，k/n=2时，逻辑电路将m次采集结果转换为比特位数据1；逻辑电路按照时序将多个所述比特位数据存储在寄存器中形成通信数据包，其中，m、n、k均为正整数。

作为本发明一实施方式的进一步改进，m=10，n=7，k=3；n/k或k/n的结果为向下取整值。

作为本发明一实施方式的进一步改进，还包括与所述电源引脚以及输出电路连接的ldo电路。

作为本发明一实施方式的进一步改进，所述芯片封装后只有电源引脚是输入引脚，所述芯片为基准芯片、电压监测芯片、开关霍尔芯片、线性霍尔芯片、ldo芯片或恒流芯片。

为了实现上述发明目的之一，本发明一实施方式提供一种通过芯片电源引脚通信的系统，包括，

如上所述的通过电源引脚通信的芯片；

为所述芯片供电的电源，电源的输出端与芯片的电源引脚连接；

所述电源输出端的输出电压经过调制，使电源电压在芯片允许的范围内持续变动产生相对高低电平，所述高低电平作为通信信号载波。

作为本发明一实施方式的进一步改进，所述电源还包括反馈端口，该反馈端口采集芯片的输出端口的输出信号；所述电源包括逻辑电路，该逻辑电路根据所述输出信号判断是否通信成功；若通信失败则通过所述电源输出端重新发送通信数据包。

作为本发明一实施方式的进一步改进，所述电源包括数字可编程电源、稳压电源或数模转换与运放缓冲耦合的电路。

与现有技术系相比，本发明的有益技术效果在于能够通过电源引脚与封装后只有电源引脚为输入端芯片通信，并通过通信内容修改芯片的输出参数从而校正输出偏差。

附图说明

图1为芯片与电源连接示意图；

图2为芯片内部框结构示意图；

图3为电源与芯片通信时信号时序示意图；

图4为通信数据包结构示意图；

图5为通信流程示意图。

具体实施方式

以下将结合附图所示的实施例对本发明进行详细描述。但这些实施例并不限制本发明，本领域的普通技术人员根据这些实施例所做出的结构或功能上的变换均包含在本发明的保护范围内。

以下结合附图对本发明技术方案优选的实施方式进行详细描述，以帮助本领域技术人员理解本发明技术方案。

图1所示为芯片与电源连接示意图，即通过芯片与电源构成的通信系统示意图，其中芯片为封装后的结构。所述电源100为多个芯片供电，通过使用通信数据包中不同的设备码分时复用电源线与多个芯片通信。

电源可通过输出端out与芯片200通信。所述电源100的输出端与芯片200的电源引脚in连接，所述芯片200引脚in为芯片200封装后唯一的输入引脚。芯片输入引脚in与芯片内部的电源引脚vcc（参照图2）连接。所述电源100的输出电压经过调制，使电源100电压在芯片200允许的范围内持续变动产生相对高低电平，所述高低电平作为通信信号载波。

所述高低电平同时作为供电和信号载波。例如所述芯片的允许工作电压工作范围为5-7v，所述电源根据需要发送的数据调制输出电压，以5v为低电平输出，以7v为高电平输出。由于电源100输出的电压始终保持在芯片的工作范围，所述电源100既能够实现供电还能够实现传输信号的作用，也就实现了通过单线传输信号给芯片200。本领域技术人员可适当选择电源100实现调制输出电压的功能，电源100包括数字可编程电源、稳压电源，还可以是数模转换电路与运放缓冲电路的耦合电路。

可选地，所述电源100根据芯片200输出信号判断通信是否成功。所述电源100还包括反馈端口fb，该反馈端口fb与芯片的输出端口out连接，该反馈端口fb采集芯片200的输出端口out的输出信号；所述电源100包括逻辑电路，该逻辑电路所述芯片输出信号200判断是否通信成功；若通信失败则通过所述电源输出端重新发送通信数据包。芯片输出信号包括但不限于电压信号或电流信号。

图2所示为图1中所示芯片中任一芯片框架结构示意图。

芯片内部由比较器cmp、逻辑电路logic、输出电路other和振荡电路osc构成。芯片内部包括与芯片封装后的电源引脚in连接的电源引脚vcc和输出引脚out以及接地引脚gnd。

所述电源vcc引脚连接比较器cmp的第一输入端，所述比较器cmp的第二输入端连接参考电平ref，所述比较器cmp的输出端与逻辑电路logic的第一输入端连接；逻辑电路logic的第二输入端与振荡电路osc的输出端连接，逻辑电路logic的输出端与输出电路other的第一输入端连接。同时所述振荡电路osc的输出端与所述输出电路other的第二输入端连接，所述振荡电路同时为逻辑电路logic和输出电路other提供参考时钟。

输出电路other直接控制所述芯片200的输出信号。输出电路other与所述输出引脚out连接，输出电路other的基本构成根据芯片功能不同有所区别。例如ldo芯片中输出电路other的基本构成为efuse与放大器、pmos和分压电阻的耦合结构。又例如在开关霍尔芯片中输出电路other的基本构成为efuse与hall、比较器和分压电阻的耦合结构。再例如在基准类ic中输出电路的基本构成为efuse与分压电阻、滤波器和施密特触发器的耦合结构。总之输出电路other只负责按照输出参数调整输出信号，但不参与接收通过电源100引脚发送数据包的过程。

可选地，为了避免电源100波动对有精度要求的模拟输出电路other产生影响，带来输出偏差可以适当且有选择性的加入ldo电路（低压差线性稳压器），所述ldo电路的输入端与电源引脚vcc连接，输出端连接所述输出电路的第三输入端。

在通信时信号从电源100输出端发送至芯片200的电源引脚vcc。所述电源100调制输出电压使得输出电压为信号载波，所述比较器cmp将电压信号转换为高低电平信号，逻辑电路logic将所述高低电平信号转换为通信数据包，逻辑电路logic在通信成功后将数据包中的输出参数写入输出电路中从而完成参数修改过程。

具体而言，通过芯片电源100引脚通信的方法主要包括三个步骤：步骤a调制电源100输出电压，使电源输出电压在芯片允许的范围内持续变动产生相对高低电平，所述高低电平作为通信信号载波；步骤b.采集固定长度的芯片电源引脚的电压信号，按照高电平与低电平的长度比转换为与之对应的比特位数据；步骤c.组合所述多个比特位数据为通信数据包。

图3所示为上述通信步骤a-c中产生的信号时序图。包括芯片电源输出信号、比较器输出信号、逻辑电路转换数据、osc震荡信号时序图。

参照图3在所述步骤a中，电源通过输出端输出电平变化的信号。电源通过随时间变化的高电平信号h和低电平信号l表示发送的数据。所述高电平h和低电平l按照长度比关系表示比特位数据。在图3中10个时钟周期长度内所述高电平长度为3个时钟周期，所述低电平长度为7个时钟周期表示比特位数据0；如果所述高电平长度为7个时钟周期，所述低电平长度为3个时钟周期则表示比特位数据1。所述电源100在发送一个字节的数据会产生80个时钟周期长度的电平信号，如果一个通信数据包由四个字节构成则需要320个时钟周期长度的电平信号。发送完毕后使用固定的低电平信号stop表示停止发送。需要注意的是表示0或1的高低电平组合所占用的时钟周期数量可随着参考时钟的变化，例如图3中震荡电路时钟频率为1khz，如果时钟频率为1mhz，那么发送一个字节的数据会产生8000个时钟周期长度的电平信号。但无论如何电平信号的绝对时间长度不会因参考时钟不同发生变化。

在所述步骤b中通过比较器cmp和逻辑芯片logic将高低电平数据转换为比特位数据。通过比较器cmp将所述芯片200电源引脚vcc的电压信号与参考电平ref比较；所述比较器cmp的第二输入端ref选择的参考电平为所述高电平h和低电平l的平均值ref=(h l)/2。所述电源引脚vcc的电平高于参考电平ref时比较器cmp输出高电平信号t，所述电源引脚vcc的电平l低于参考电平ref时比较器cmp输出低电平s信号。即比较器cmp将所述电源信号转换为数字信号；比较器cmp输出的数字信号与电源输出端的电压信号同步跳变，即所述电压信号由h变为l时，所述比较器输出信号由高电平t变为低电平s；即所述电压信号由l变为h时，所述比较器输出信号由高电平s变为低电平t。

逻辑电路logic即将所述固定长度的高低电平组合转换为比特数据0或1。逻辑电路logic使用osc振荡信号采集连续固定长度的比较器cmp输出的数字信号；并根据比较器cmp输出的数字信号的高低电平长度比，转换为与之对应的比特位数据。当所述固定长度的数字信号的高低电平长度比满足第一条件时，该固定长度的数字信号转换为比特位数据0；当所述数字信号的高低电平长度比满足第二条件时，该固定长度的数字信号转换为比特位数据1。

具体而言，逻辑电路在振荡信号的上升沿或下降沿连续采集m次比较器输出的数字信号；m次采集中包含n次低电平信号和k次高电平信号，其中n/k满足第一条件时,逻辑电路将m次采集结果转换为比特位数据0，k/n满足第二条件时逻辑电路将m次采集结果转换为比特位数据1；逻辑电路按照时序将多个所述比特位数据存储在寄存器中形成通信数据包，其中，m、n、k均为正整数。

需要说明的是，所述osc振荡信号的周期固定因此采集信号时可通过约束逻辑电路采集次数m的方式来约束采集的时间长度，m次采集的信号长度为m/h秒，其中h为时钟频率。

所述第一条件或第二条件可以为两者的倍数关系。例如，所述第一条件为低电平信号长度n为高电平信号长度k的两倍，所述第二条件为高电平信号长度k为低电平信号长度n的两倍。如图3中所示，所述m=10，n=7，k=3时，n/k的取整值为2，所述信号代表比特位数据0；所述n=3，k=7时，k/n的取整值为2，所述信号代表比特位数据1，n/k或k/n的结果为向下取整值。如果逻辑电路logic采集的m次信号不满足上述第一条件或第二条件，那么说明信号在传输过程中损失或受到干扰。显然所述n与k的比值关系不是固定的本领域技术人员还可以根据需求调整所述m、n、k的值，例如m=12，n=8，k=4代表比特数据0；m=12，n=4，k=8代表比特数据1。

参照图4所示的流程图，为所述步骤c中将步骤b接收的比特位数据组合成数据包。在步骤c中逻辑模块先对收到的比特位数据进行校准。所述校准包括多个独立的步骤过程中涉及的验证过程。

具体而言，在开始步骤通信后，步骤a中所述电源改变电源电压发送信号，在步骤b中通过比较器和逻辑电路将电压信号转换为比特位数据0或1。

步骤e.判断所述高低电平长度比是否异常,即判断所述n/k或k/n的比值是否为2；步骤f.判断所述设备码是否异常，所述设备码预植在逻辑电路中，逻辑通过比较两者是否相等判断设备码是否异常步骤；步骤g.判断地址码是否异常，所述地址码预植在逻辑电路logic中，逻辑电路logic通过比较两者是否相等判断地址码是否异常步骤；h.判断所述通信数据包长度是否异常，所述数据包长度为设备码与地址码和数据码的总和，逻辑电路验证该总和是否与预定长度相等如果两者不相等则认为数据包长度异常；步骤i判断是否存在结束位异常。

如果所述步骤e至步骤h中任一项出现结果异常或步骤i中不存在结束位，即流程通过否路径转向通信失败步骤q，逻辑电路logic在步骤q中清除数据随后通信结束，如果上述步骤e至步骤i不存在异常则认为通信成功，逻辑电路logic将通信数据写入输出电路other，使得输出信号能够获得校准。

可选地，如果电源100的反馈端口fb（参照图1）与芯片输出端out连接，那么电源中的逻辑模块可以根据芯片输出信号判断输出信号是否按照预期的输出参数输出。如果没有达到预期参数则通信流程通过分支r返回步骤a,重新发送通信数据。

所述数据包包括如图5所示的设备码、地址码、数据码以及结束位。该设备码用于识别芯片身份。在图1中所示多个芯片每个芯片的设备码都不同，所述逻辑模块logic可根据设备码判断是否需要动作存储通信数据。通过所述设备码同一个电源100可通过同一电源线分时与多个不同的设备通信，所述地址码可用于逻辑模块logic内部寻址，所述数据码表示用于修正芯片输出的输出参数。根据不同类型的芯片所述数据码所表示的校准的内容也不同，数据码通过逻辑模块写入到输出电路other的efuse等存储器电路中。

上述方法，只要是带电源输入的有源尤其是三个脚的ic，都能做到与内部数字电路通信并修改内部参数。并且在芯片封装外不需要预留通信引脚，简化了设计制造工艺。

以下分别以开关霍尔ic和三脚恒流led为例说明本发明的通信过程。

开关霍尔芯片一般只有三个脚，分别是电源引脚、地引脚、输出引脚。开关霍尔芯片电源引脚能够接受的正常工作电压范围是4.5-7.5v。在电源端用dac和运放缓冲电路控制输出5.0或6.0v，给霍尔ic提供电源。如果需要对开关霍尔ic的磁场检测值做精确修调，以5.5v为高低电平判断阈值，通过比较器把低于5.5v的电压转化为低电平，把高于5.5v的电压转化为高电平。内部振荡电路为1khz，以振荡信号的连续10个上升沿采集高低电平信号，如果前3个上升沿采集为高电平信号，后7个上升沿采集为低电平信号，则此10个脉冲周期为比特位数据0(bit0)。如果前7个上升沿采集为高电平信号，后3个上升沿采集为低电平信号，则此10个脉冲周期为比特位数据1(bit1)。连续4个bit作为设备码，再连续4个bit作为地址码，再连续8个bit作为数据码，最后保持低于5.5v为结束位。通信成功后即修改了开关霍尔ic对磁场强度的检测点。

以三个脚的恒流led驱动芯片为例。三个引脚为电源引脚、地引脚、输出引脚。恒流led驱动芯片电源引脚能够接受的正常工作电压范围是4.5-7.5v，用可编程电源控制输出5.0或6.0v电压，给led驱动ic提供电源。如果需要对led驱动的电流值需要精确修调，以5.5v为高低电平判断阈值，通过比较器把5.0v转化为低电平信号，把6.0v转化为高电平信号。内部振荡器为1khz，以振荡信号的连续10个上升沿采集高低电平的信号，如果前3个上升沿采集为高电平信号，后7个上升沿采集低电平信号，则此10个脉冲周期为比特位数据0(bit0)。如果前7个上升沿采集为高电平信号，后3个上升沿采集为低电平信号，则此10个脉冲周期为比特位数据1(bit1)。连续4个bit作为地址码，再连续8个bit作为数据码，最后保持低于5.5v为结束位。通信成功后即修改了led驱动的恒流值。

最后应说明的是：以上实施方式仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施方式对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施方式所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施方式技术方案的精神和范围。