相关申请的交叉引用
本申请要求于2019年7月12日提交的申请号为10-2019-0084689的韩国专利申请的优先权，其全部内容通过引用合并于此。
本发明的各种实施例总体上涉及一种半导体器件，并且更具体地，涉及一种存储器件。
背景技术：
最近，存储单元的尺寸被持续减小以便增加存储器件的净裸片。
随着存储单元的尺寸被最小化，必须在增大电容的情况下减小寄生电容。然而，由于存储单元的结构限制，难以增加净裸片。
技术实现要素：
本发明的实施例涉及高度集成的竖直型存储单元阵列，以及包括该高度集成的竖直型存储单元阵列的存储器件。
根据本发明的实施例，一种存储器件包括：第一存储单元区块，其包括位于衬底上方的第一多层级子字线；第二存储单元区块，其与第一存储单元区块横向间隔开，并且包括第二多层级子字线；第一子字线驱动器电路，其位于第一存储单元区块下方；以及第二子字线驱动器电路，其位于第二存储单元区块下方，其中，第一子字线驱动器电路位于第一多层级子字线的端部下方，并且第二子字线驱动器电路位于第二多层级子字线的端部下方。
根据本发明的另一实施例，一种存储器件包括：存储单元区块，其包括在垂直于衬底的上表面的方向上层叠的多层级子字线；子字线驱动器电路，其位于存储单元区块的下方，并且包括分别驱动多层级子字线的多个子字线驱动器；第一级互连件，其将多层级子字线与子字线驱动器彼此电连接；以及第二级互连件，其接收子字线驱动器的激活信号，并且位于比第一级互连件高的水平处。
根据本发明的另一实施例，一种存储器件包括：子字线驱动器电路，其包括位于衬底上方的子字线驱动器；位线和板线，两者均在子字线驱动器上方竖直地取向；多层级子字线，其位于位线与板线之间，并且被布置在垂直于所述衬底的方向上；以及互连件，其将多层级子字线电连接到子字线驱动器，其中，子字线驱动器位于多层级子字线的端部下方。
根据本发明的另一实施例，一种存储器件包括：第一单元区块和第二单元区块，每个单元区块包括多个子字线叠层，每个子字线叠层包括至少两个竖直地层叠的子字线，所述子字线在所述子字线叠层的两个相对的端部上形成阶梯结构；子字线驱动器电路，其位于第一单元区块和第二单元区块中的每个的下方；以及互连件，其将每个子字线叠层的每个子字线的各个端部电耦接到所述子字线驱动器电路。
附图说明
图1是示出根据本发明的实施例的存储器件的等效电路图。
图2是示出共享图1的板线的镜像结构的立体图。
图3是示出图2所示的镜像结构的等效电路图。
图4是示出共享图1所示的位线的镜像结构的立体图。
图5是示出图1所示的存储器件的截面图。
图6是示出图1所示的存储器件的平面图。
图7是示出存储单元的细节的立体图。
图8是沿图7的方向a1-a1′截取的截面图。
图9是沿图7的线a2-a2′截取的平面图。
图10是电容器的详细立体图。
图11a至图11c是示出根据本发明的另一实施例的具有三维结构的电容器的第一节点的视图。
图12a和图12b是示出根据本发明的另一实施例的存储器件的视图。
图13是示出根据本发明的另一实施例的存储器件的示意性结构的立体图。
图14a是示出图13的部分300的视图。
图14b是沿图14a的线a-a′截取的截面图。
图15和图16示出了一个存储单元区块与外围电路部分之间的连接关系。
图17是示出图16的子字线驱动器电路swd的等效电路图。
图18是示出图17的子字线驱动器电路swd的布局图。
图19是示出与图18的接触件耦接的互连件的视图。
图20a是示出第一组子字线与第一组子字线驱动器电路之间的连接关系的立体图。
图20b是示出第二组子字线与第二组子字线驱动器电路之间的连接关系的立体图。
图21至图24e是示出根据本发明的其他实施例的存储器件的视图。
具体实施方式
下面将参考附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式实施，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例以使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部件。
附图不一定按比例绘制，并且在某些情况下，可能已经放大了比例以便清楚地示出实施例的特征。当第一层被称为“在第二层上”或“在衬底上”时，不仅指第一层直接形成在第二层或衬底上的情况，而且还指第三层存在于第一层与第二层或衬底之间的情况。
根据本发明的以下实施例，通过竖直地层叠存储单元可以提高存储单元密度并且可以减小寄生电容。
图1是示出根据本发明的实施例的存储器件的等效电路图。图2是示出共享图1的板线的镜像结构100a的立体图。图3是示出图2所示的镜像结构的等效电路图。图4是示出共享图1所示的位线的镜像结构100b的立体图。图5是示出图1所示的存储器件的截面图。图6是示出图1所示的存储器件的平面图。
存储器件100可以包括外围结构110和存储单元阵列叠层mca。存储单元阵列叠层mca可以位于外围结构110上方。存储单元阵列叠层mca可以包括多个存储单元阵列mcal和mcau。存储单元阵列叠层mca相对于外围结构110的位置可以根据本发明的各种实施方式而变化。例如，根据本发明的另一实施例，存储单元阵列叠层mca可以位于外围结构110下方。
存储单元阵列叠层mca可以包括层叠在外围结构110上方的至少两个存储单元阵列mcal和mcau。至少两个存储单元阵列mcal和mcau可以竖直地层叠在外围结构110上方。通常，存储单元阵列叠层mca中可以层叠有n个存储单元阵列，其中n是等于或大于2的整数。根据一个实施例，至少两个存储单元阵列mcal和mcau可以形成一对存储单元阵列，并且存储单元阵列叠层mca可以包括层叠在外围结构110上方的多对存储单元阵列。多对存储单元阵列可以竖直地层叠在外围结构110上方。在另一实施例中，多对存储单元阵列可以在外围结构110上横向地布置，其中每对存储单元阵列与一对的至少两个存储单元阵列mcal和mcau相同。
外围结构110可以包括适用于半导体工艺的材料，包括例如半导体材料。例如，外围结构110可以包括由半导体材料制成的半导体衬底，诸如硅衬底、单晶硅衬底、多晶硅衬底、非晶硅衬底、锗硅衬底、单晶锗硅衬底、多晶锗硅衬底、掺杂碳的硅衬底或它们的组合。外围结构110可以包括单层的半导体衬底。外围结构110可以包括多层半导体衬底。外围结构110可以包括其他半导体材料，诸如锗。外围结构110可以包括iii/v族半导体衬底，例如，诸如gaas的化合物半导体衬底。外围结构110可以包括soi(绝缘体上硅)衬底。外围结构110可以具有半导体衬底与电介质材料的叠层结构。
外围结构110的表面可以包括平面cp。存储单元阵列叠层mca可以竖直地位于外围结构110的平面cp上方。存储单元阵列叠层mca可以形成在与外围结构110的表面(即，平面cp)垂直的第一方向d1上。第一方向d1可以是垂直于平面cp的方向，并且第二方向d2和第三方向d3可以是平行于平面cp的方向。第二方向d2与第三方向d3可以彼此相交，并且第一方向d1可以与第二方向d2和第三方向d3相交。两个存储单元阵列mcal和mcau可以被分组为一对，并且多个对可以在第一方向d1上竖直地层叠在外围结构110上方。
外围结构110的平面cp可以包括第一平面cp1和第二平面cp2。第一平面cp1和第二平面cp2可以在垂直于第一方向d1的第二方向d2上彼此间隔开。第一平面cp1和第二平面cp2可以是相同材料的表面。第一平面cp1和第二平面cp2可以是不同材料的表面。第一平面cp1与第二平面cp2可以是电绝缘的。平面cp可以由电介质材料提供。外围结构110的顶表面可以提供平面cp。外围结构110的顶表面可以是电介质材料或导电材料。第一平面cp1和第二平面cp2可以是电介质材料或导电材料。第一平面cp1可以是导电材料，并且第二平面cp2可以是电介质材料。
两个存储单元阵列mcal和mcau可以布置在外围结构110的平面cp上方。为了便于描述，两个存储单元阵列mcal和mcau可以分别被称为下存储单元阵列mcal和上存储单元阵列mcau。各自包括两个存储单元阵列mcal和mcau的多个对可以在第三方向d3上横向布置在外围结构110上方。例如，参考图2和图3，下存储单元阵列mcal1和mcal2可以沿着第三方向d3横向布置，并且上存储单元阵列mcau1和mcau2可以沿着第三方向d3横向布置。
存储单元阵列叠层mca可以包括多个字线wll1、wll2、wll3、wlu1、wlu2和wlu3，多个位线bl1、bl2、bl3和bl4，多个存储单元mcl1、mcl2和mcl3、mcl4、mcl5、mcl6、mcu1、mcu2、mcu3、mcu4、mcu5和mcu6，以及多个板线pl1和pl2。字线的数量、位线的数量、存储单元的数量和板线的数量不受限制，并且可以根据本发明的各种实施方式而变化。
下存储单元阵列mcal可以包括多个字线wll1、wll2和wll3，多个位线bl1、bl2、bl3和bl4，多个存储单元mcl1、mcl2、mcl3、mcl4、mcl5和mcl6，以及多个板线pl1和pl2。上存储单元阵列mcau可以包括多个字线wlu1、wlu2和wlu3，多个位线bl1、bl2、bl3和bl4，多个存储单元mcu1、mcu2、mcu3、mcu4、mcu5和mcu6，以及多个板线pl1和pl2。
位线bl1、bl2、bl3和bl4可以从外围结构110的平面cp沿着第一垂直方向d1延伸。位线bl1、bl2、bl3和bl4可以各自与外围结构110的平面cp直接接触。位线bl1、bl2、bl3和bl4可以与平面cp垂直地取向。位线bl1、bl2、bl3和bl4可以被称为竖直取向的位线vbl。位线bl1、bl2、bl3和bl4可以彼此平行同时彼此间隔开。位线bl1、bl2、bl3和bl4可以在第二方向d2和第三方向d3上彼此间隔开的情况下横向地独立地布置。位线bl1和bl2可以沿着第二方向d2独立地布置。位线bl1和bl3可以沿着第三方向d3独立地布置。位线bl2和bl4可以沿着第三方向d3独立地布置。
存储单元mcl1可以耦接到位线bl1。存储单元mcu1可以耦接到位线bl1。存储单元mcl1和mcu1可以沿着第一方向d1竖直地布置，并且可以耦接到位线bl1。下存储单元阵列mcal和上存储单元阵列mcau可以共享位线bl1。存储单元mcl1和mcu1可以在位线bl1与板线pl1之间与平面cp垂直地层叠。位线bl3可以被设置为沿着第三方向d3横向地远离位线bl1。位线bl3可以与平面cp垂直地取向。存储单元mcl3和mcu3可以在位线bl3与板线pl1之间与平面cp垂直地层叠。存储单元mcl1和mcu1可以各自与板线pl1和位线bl1共同耦接。存储单元mcl3和mcu3可以各自与板线pl1和位线bl3共同耦接。
现在参考位线bl2，存储单元mcl2可以耦接到位线bl2。存储单元mcu2可以耦接到位线bl2。存储单元mcl2和mcu2可以在第一方向d1上竖直地布置，并且可以耦接到位线bl2。下存储单元阵列mcal和上存储单元阵列mcau可以共享位线bl2。位线bl4可以被设置为沿着第三方向d3横向地远离位线bl2。位线bl4可以与平面cp垂直地取向。存储单元mcl4和mcu4可以在位线bl4与板线pl1之间与平面cp垂直地层叠。存储单元mcl2和mcu2可以在位线bl2与板线pl1之间与平面cp垂直地层叠。存储单元mcl2和mcu2可以各自与板线pl1和位线bl2共同耦接。存储单元mcl4和mcu4可以各自与板线pl1和位线bl4共同耦接。
存储单元mcl3可以耦接到位线bl3。存储单元mcu3可以耦接到位线bl3。在第一方向d1上竖直布置的存储单元mcl3和mcu3可以耦接到位线bl3。下存储单元阵列mcal和上存储单元阵列mcau可以共享位线bl3。
存储单元mcl4可以耦接到位线bl4。存储单元mcu4可以耦接到位线bl4。在第一方向d1上竖直布置的存储单元mcl4和mcu4可以耦接到位线bl4。下存储单元阵列mcal和上存储单元阵列mcau可以共享位线bl4。
如上所述，下存储单元阵列mcal可以包括位线bl1、bl2、bl3和bl4。上存储单元阵列mcau可以包括位线bl1、bl2、bl3和bl4。下存储单元阵列mcal和上存储单元阵列mcau可以各自与位线bl1、bl2、bl3和bl4中的每个共同耦接。
字线wll1、wll2、wlu1、wlu2、wll3和wlu3可以平行于外围结构110的表面，并且可以各自在与第一方向d1相交的第三方向d3上延伸。字线wll1、wll2、wlu1、wlu2、wll3和wlu3可以被称为横向字线。字线wll1、wll2、wlu1、wlu2、wll3和wlu3可以布置在与位线bl1、bl2、bl3和bl4交叉的方向上。字线wll1、wll2和wll3可以在第一方向d1上位于第一水平处。字线wll1、wll2和wll3可以位于下存储单元阵列mcal中。字线wll1、wll2和wll3可以沿着第二方向d2以规则的间隔来布置，并且可以各自在第三方向d3上延伸。字线wlu1、wlu2和wlu3可以在第一方向d1上位于第二水平处。字线wlu1、wlu2和wlu3可以位于上存储单元阵列mcau中。字线wlu1、wlu2和wlu3可以沿着第二方向d2以规则的间隔来布置，并且可以各自在第三方向d3上延伸。第二水平可以相比于第一水平离外围结构110更远。
现在参考字线wll1，存储单元mcl1可以耦接到字线wll1。存储单元mcl3可以耦接到字线wll1。存储单元mcl1和mcl3可以在沿着第三方向d3彼此间隔开的情况下横向地布置，并且可以耦接到字线wll1。
存储单元mcl2可以耦接到字线wll2。存储单元mcl4可以耦接到字线wll2。存储单元mcl2和mcl4可以在沿着第三方向d3彼此间隔开的情况下横向地布置，并且可以耦接到字线wll2。
存储单元mcl5可以耦接到字线wll3。存储单元mcl6可以耦接到字线wll3。存储单元mcl5和mcl6可以在沿着第三方向d3彼此间隔开的情况下横向地布置，并且可以耦接到字线wll3。
存储单元mcu1可以耦接到字线wlu1。存储单元mcu3可以耦接到字线wlu1。存储单元mcu1和mcu3可以在沿着第三方向d3彼此间隔开的情况下横向地布置，并且可以耦接到字线wlu1。
存储单元mcu2可以耦接到字线wlu2。存储单元mcu4可以耦接到字线wlu2。存储单元mcu2和mcu4可以在沿着第三方向d3彼此间隔开的情况下横向地布置，并且可以耦接到字线wlu2。
存储单元mcu5可以耦接到字线wlu3。存储单元mcu6可以耦接到字线wlu3。存储单元mcu5和mcu6可以在沿着第三方向d3彼此间隔开的情况下横向地布置，并且可以耦接到字线wlu3。
如上所述，下存储单元阵列mcal可以包括在第二方向d2上彼此间隔开的情况下彼此平行的字线wll1、wll2和wll3，以及上存储单元阵列mcau可以包括在第二方向d2上彼此间隔开的情况下彼此平行的字线wlu1、wlu2和wlu3。
参考图3，在一个实施例中，第二平面cp2可以设置在左边的第一平面cp1和右边的第一平面cp1之间。下存储单元阵列mcal的字线wll1与上存储单元阵列mcau的字线wlu1可以在第一方向d1上彼此间隔开并且与左边的第一平面cp1竖直地布置。下存储单元阵列mcal的字线wll2与上存储单元阵列mcau的字线wlu2可以在第一方向d1上彼此间隔开并且与第二平面cp2竖直地布置。下存储单元阵列mcal的字线wll3与上存储单元阵列mcau的字线wlu3可以在第一方向d1上彼此间隔开并且与右边的第一平面cp1竖直地布置。
下存储单元阵列mcal和上存储单元阵列mcau可以各自共享板线pl1和pl2。(参见图1)板线pl1和pl2可以各自在第一方向d1上与外围结构110的平面cp垂直地取向。板线pl1和pl2可以与外围结构110的平面cp直接接触(如图1所示)。然而，根据所描述的实施例的变型，板线pl1和pl2可以与外围结构110的平面cp不接触。板线pl1和pl2可以与字线wll1、wll2、wll3、wlu1、wlu2和wlu3交叉，并且可以平行于位线bl1、bl2、bl3和bl4。板线pl1和pl2可以被设置为固定的电势(例如，接地电势)。根据本发明的实施例，板线pl1和pl2可以在第一方向d1上与外围结构110的平面cp垂直地取向，并且可以在与第一方向d1相交的方向d3上延长。板线pl1和pl2可以与平面cp垂直地取向。板线pl1和pl2可以被称为竖直板线vpl。板线pl1和pl2可以是在第一方向d1上竖直地取向的情况下沿第三方向d3横向延伸的线形柱。
位线bl1、bl2、bl3和bl4与板线pl1和pl2可以在平面cp上方彼此间隔开。更具体地，板线pl1可以沿着第二方向d2设置在位线bl1和bl2之间。参考图3，位线bl1、bl2、bl3和bl4可以耦接到第一平面cp1，并且板线pl1和pl2可以耦接到第二平面cp2。更具体地，位线bl1和bl3可以耦接到左边的第一平面cp1，位线bl2和bl4可以耦接到右边的第一平面cp1，板线pl1可以耦接到被示为设置在左边的第一平面cp1与右边的第一平面cp1之间的第二平面cp2，并且板线pl2可以耦接到图3中未示出的另一个第二平面cp2。位线bl1、bl2、bl3和bl4与板线pl1和pl2可以是电绝缘的。
存储单元mcl1、mcl3、mcu1和mcu3中的每个可以位于由位线bl1和bl3限定的平面与由板线pl1限定的平面之间。存储单元mcl2、mcl4、mcu2和mcu4中的每个可以位于由位线bl2和bl4限定的平面与由板线pl1限定的平面之间。存储单元mcl1、mcl2和mcl5可以在第二方向d2上以横向布置(la)来设置。存储单元mcu1，mcu2和mcu5可以在第二方向d2上以横向布置(la)来设置。存储单元mcl3、mcl4和mcl6可以在第二方向d2上以横向布置(la)来设置，并且存储单元mcu3、mcu4和mcu6可以在第二方向d2上以横向布置(la)来设置。存储单元mcl1、mcl2、mcl3、mcl4、mcl5、mcl6、mcu1、mcu2、mcu3、mcu4、mcu5和mcu6可以位于外围结构110上方，其沿着第一方向d1以四级与平面cp间隔开，每一级具有沿着第三方向d3间隔开的两行，每一行在第二方向d2上延伸。
存储单元mcl1可以耦接到板线pl1。在第一方向d1上竖直布置的存储单元mcl1和mcu1可以耦接到板线pl1。存储单元mcl1和mcl2可以在第二方向d2上在彼此间隔开的情况下横向地布置，并且可以耦接到板线pl1。存储单元mcl1和mcl3可以沿着第三方向d3在彼此间隔开的情况下横向地布置，并且可以耦接到板线pl1。
存储单元mcl1、mcl2、mcl3、mcl4、mcu1、mcu2、mcu3和mcu4可以分别包括晶体管tl1、tl2、tl3、tl4、tu1、tu2、tu3和tu4以及电容器cl1、cl2、cl3、cl4、cu1、cu2、cu3和cu4。晶体管tl1、tl3、tu1和tu3以及它们相应的电容器cl1、cl3、cu1和cu3可以位于由位线bl1和bl3限定的平面与板线pl1的平面之间。晶体管tl2、tl4、tu2和tu4以及它们相应的电容器cl2、cl4、cu2和cu4可以在第二方向d2上位于由位线bl2和bl4限定的平面与板线pl1的平面之间。晶体管tl1、tl2、tl3、tl4、tu1、tu2、tu3和tu4中的每个可以与电容器cl1、cl2、cl3、cl4、cu1、cu2、cu3和cu4之中的其相应的电容器位于在第二方向d2上延伸的横向布置(la)中。电容器cl1、cl2、cl3、cl4、cu1、cu2、cu3和cu4中的每个可以位于晶体管tl1、tl2、tl3、tl4、tu1、tu2、tu3和tu4之中的其相应的晶体管与板线pl1之间。
参考图1、图2和图3，描述了共享板线的镜像结构100a。
存储单元mcl1可以包括晶体管tl1和电容器cl1。晶体管tl1的一端可以耦接到位线bl1，而晶体管tl1的另一端可以耦接到电容器cl1的一端。电容器cl1的另一端可以耦接到板线pl1。存储单元mcl2可以包括晶体管tl2和电容器cl2。晶体管tl2的一端可以耦接到位线bl2，而晶体管tl2的另一端可以耦接到电容器cl2的一端。电容器cl2的另一端可以耦接到板线pl1。如上所述，存储单元mcl1和mcl2可以相对于板线pl1对称地设置。
也就是说，存储单元mcl1和mcl2可以被布置在与不同的位线bl1和bl2耦接的情况下共享板线pl1的镜像结构中。存储单元mcl1和mcl2可以在平行于平面cp的第二方向d2上横向地布置。
同样，存储单元mcl3和mcl4可以被布置在与不同的位线bl3和bl4耦接的情况下共享板线pl1的镜像结构中。存储单元mcl3和mcl4可以在平行于平面cp的第二方向d2上横向地布置。
存储单元mcu1和mcu2可以被布置在与不同的位线bl1和bl2耦接的情况下共享板线pl1的镜像结构中。存储单元mcu1和mcu2可以在平行于平面cp的第二方向d2上横向地布置。
存储单元mcu3和mcu4可以被布置在与不同的位线bl3和bl4耦接的情况下共享板线pl1的镜像结构中。存储单元mcu3和mcu4可以在平行于平面cp的第二方向d2上横向地布置。
参考图1和图4，描述共享位线的镜像结构100b。
存储单元mcl2可以包括晶体管tl2和电容器cl2。晶体管tl2的一端可以耦接到位线bl2，而晶体管tl2的另一端可以耦接到电容器cl2的一端。电容器cl2的另一端可以耦接到板线pl1。存储单元mcl5可以包括晶体管tl5和电容器cl5。晶体管tl5的一端可以耦接到位线bl2，而晶体管tl5的另一端可以耦接到电容器cl5的一端。电容器cl5的另一端可以耦接到板线pl2。如上所述，存储单元mcl2和mcl5相对于位线bl2对称地设置。
即，存储单元mcl2和mcl5可以被布置在与不同的板线pl1和pl2耦接的情况下共享位线bl2的镜像结构中。存储单元mcl2和mcl5可以在平行于平面cp的第二方向d2上横向地布置。
存储单元mcl4和mcl6可以被布置在与不同的板线pl1和pl2耦接的情况下共享位线bl4的镜像结构中。存储单元mcl4和mcl6可以在平行于平面cp的第二方向d2上横向地布置。
存储单元mcu2和mcu5可以被布置在与不同的板线pl1和pl2耦接的情况下共享位线bl2的镜像结构中。存储单元mcu2和mcu5可以在平行于平面cp的第二方向d2上横向地布置。
存储单元mcu4和mcu6可以被布置在与不同的板线pl1和pl2耦接的情况下共享位线bl4的镜像结构中。存储单元mcu4和mcu6可以在平行于平面cp的第二方向d2上横向地布置。
图1中所示的存储器件100可以包括共享板线的镜像结构100a和共享位线的镜像结构100b。
图5是示出图1的存储器件100的一部分的截面图，示出了耦接到位线bl1和bl2以及板线pl1和pl2的存储单元。
参考图1至图5，存储器件100可以包括位于外围结构110上方的存储单元阵列叠层mca，并且存储单元阵列叠层mca可以包括竖直层叠的下存储单元阵列mcal和上存储单元阵列mcau。存储器件100可以包括彼此间隔开并且相对于外围结构110垂直取向的位线bl1和bl2以及板线pl1和pl2。
分别包括晶体管tl1和tu1以及电容器cl1和cu1的存储单元mcl1和mcu1可以形成在位线bl1与板线pl1之间。此外，分别包括晶体管tl2和tu2以及电容器cl2和cu2的存储单元mcl2和mcu2可以形成在位线bl2与板线pl1之间。分别包括晶体管tl5和tu5以及电容器cl5和cu5的存储单元mcl5和mcu5可以形成在位线bl2与板线pl2之间。存储单元mcl1、mcl2和mcl5可以相对于第一方向d1位于相同的水平处，并且可以处于沿着第二方向d2彼此间隔开的横向布置中。存储单元mcu1、mcu2和mcu5可以相对于第一方向d1位于相同的水平处，并且可以处于沿着第二方向d2彼此间隔开的横向布置中。形成每个存储单元的晶体管和电容器可以沿着第二方向d2彼此横向地布置。
晶体管tl1、tl2、tl5、tu1、tu2和tu5中的每个可以包括相对于外围结构110横向取向的有源层act，并且有源层act可以包括第一源极/漏极区t1、沟道ch和第二源极/漏极区t2。第一源极/漏极区t1、沟道ch和第二源极/漏极区t2可以位于沿着与外围结构110平行的第二方向d2的横向布置中。晶体管tl1、tl2、tl5、tu1、tu2和tu5可以分别包括字线wll1、wll2、wll5、wlu1、wlu2和wlu5，并且字线wll1、wll2、wll5、wlu1、wlu2和wlu5可以是延伸以便与有源层act交叉的线形。如图5所示，字线wll1、wll2、wll5、wlu1、wlu2和wlu5可以是双字线结构，其中字线与在它们之间的有源层act竖直地层叠。字线wll1、wll2、wll5、wlu1、wlu2和wlu5中的每个可以由其间具有有源层act的两个导电层构成。栅极电介质层gd可以形成在字线wll1、wll2、wll5、wlu1，wlu2和wlu5中的每个与对应的有源层act之间。
电容器cl1、cl2、cl5、cu1、cu2和cu5可以各自包括第一节点n1，第二节点n2以及在第一节点n1与第二节点n2之间的电介质材料n3。第一节点n1、电介质材料n3和第二节点n2可以位于与外围结构110平行的横向布置中。根据图5的截面图，每个第一节点n1可以具有面向相应的板线的方括号形状。具体地，电容器cl1、cl2、cu1和cu2的每个第一节点n1可以具有面向板线pl1的方括号形状(“[”或“]”)，并且电容器cl5和cu5的每个第一节点n1可以具有面向板线pl2的方括号形状。换言之，第一节点n1可以具有圆筒的一端开放的圆筒形状。如图5所示，每个第一节点n1的、在第二方向d2上延伸的括号形状的水平部分可以比在第一方向d1上延伸的部分长。电介质材料n3可以共形地形成在每个第一节点n1的内表面内，以在每个第一节点n1内留下要被第二节点n2填充的中央区域。第二节点n2可以从相应的板线pl1或pl2延伸以填充第一节点n1的中央区域的内部。电介质材料n3可以设置在每对第一节点n1和第二节点n2之间。
电介质材料ild可以形成在竖直层叠的下存储单元mcl1、mcl2和mcl5与上存储单元mcu1、mcu2和mcu5之间。因此，在存储单元阵列叠层mca中，电介质材料ild可以位于下存储单元阵列mcal与上存储单元阵列mcau之间。当多个存储单元阵列被层叠时，下存储单元阵列mcal、电介质材料ild和上存储单元阵列mcau可以竖直地交替层叠。
图6是示出存储单元阵列叠层mca的下存储单元阵列mcal的平面图。
参考图1至图6，下存储单元阵列mcal可以包括位线bl1、bl2、bl3和bl4以及板线pl1和pl2。位线bl1、bl2、bl3和bl4以及板线pl1和pl2可以分别与外围结构110垂直地取向。位线bl1、bl2、bl3和bl4以及板线pl1和pl2可以彼此间隔开。
可以形成包括晶体管tl1和电容器cl1的存储单元mcl1，所述晶体管tl1和电容器cl1位于位线bl1与板线pl1之间的横向布置(la)中。可以形成包括晶体管tl3和电容器cl3的存储单元mcl3，所述晶体管tl3和电容器cl3位于位线bl3与板线pl1之间的横向布置(la)中。可以形成包括晶体管tl2和电容器cl2的存储单元mcl2，所述晶体管tl2和电容器cl2位于位线bl2与板线pl1之间的横向布置(la)。可以形成包括晶体管tl4和电容器cl4的存储单元mcl4，所述晶体管tl4和电容器cl4位于位线bl4与板线pl1之间的横向布置(la)中。
可以形成包括晶体管tl5和电容器cl5的存储单元mcl5，所述晶体管tl5和电容器cl5位于位线bl2与板线pl2之间的横向布置(la)中。可以形成包括晶体管tl6和电容器cl6的存储单元mcl6，所述晶体管tl6和电容器cl6位于位线bl4与板线pl2之间的横向布置(la)中。
晶体管tl1、tl2、tl3、tl4、tl5和tl6中的每个可以包括相对于外围结构110横向取向的有源层act，并且有源层act可以包括第一源极/漏极区t1、沟道ch和第二源极/漏极区t2。第一源极/漏极区t1、沟道ch和第二源极/漏极区t2可以位于与外围结构110平行的横向布置la中。晶体管tl1、tl2可以包括字线wll1，晶体管tl3、tl4可包括字线wll2，并且晶体管tl5和tl6可以包括字线wll3。字线wll1、wll2和wll3可以各自具有在第三方向d3上延伸的线状。字线wll1、wll2和wll3可以各自具有在第三方向d3上延伸的线状，以与相应晶体管的有源层act的沟道ch重叠。具体地，字线wll1可以与晶体管tl1和tl3的有源层act的沟道ch重叠，字线wll2可以与晶体管tl2和tl4的有源层act的沟道ch重叠，以及字线wll3可以与晶体管tl5和tl6的有源层act的沟道ch重叠。字线wll1、wll2和wll3可以具有双字线结构，其中字线wll1、wll2和wll3与它们之间的相应的有源层act竖直地层叠。晶体管tl1和tl3可以共同地与字线wll1耦接，晶体管tl2和tl4可以共同地与字线wll2耦接，并且晶体管tl5和tl6可以共同地与字线wll3耦接。
电容器cl1、cl2、cl3、cl4、cl5和cl6可以各自包括第一节点n1、第二节点n2以及在第一节点n1与第二节点n2之间的电介质材料n3。根据图6的视图，每个第一节点n1可以具有面向相应的板线的方括号形状。具体地，电容器cl1、cl2、cl3和cl4的每个第一节点n1可以具有面向板线pl1的方括号形状(“[”或“]”)，并且电容器cl5和cl6的每个第一节点n1可以具有面向板线pl2的方括号形状。如图6所示，每个第一节点n1的在第二方向d2上延伸的括号形状的水平部分可以比在第三方向d3上延伸的部分长。电介质材料n3可以共形地形成在每个第一节点n1的内表面内，以在每个第一节点n1内留下要被第二节点n2填充的中央区域。第二节点n2可以从相应的板线pl1或pl2延伸，以填充第一节点n1的中央区域的内部。电介质材料n3可以设置在每对第一节点n1和第二节点n2之间。
图7是示出存储单元的细节的立体图。图8是沿图7的线a1-a1′截取的截面图。图9是沿图7的线a2-a2′截取的平面图。图10是电容器的详细立体图。图7至图10示出了存储单元mcl1。
参考图7至图10，存储单元mcl1可以在与外围结构110的平面cp平行的第二方向d2上设置在位线bl1与板线pl1之间的横向布置(la)中。
存储单元mcl1可以包括晶体管tl1和电容器cl1。晶体管tl1和电容器cl1可以位于与外围结构110的平面cp平行的、在第二方向d2上延伸的横向布置(la)中。
晶体管tl1可以包括有源层act、栅极电介质层gd和字线wll1。字线wll1可以包括上字线g1和下字线g2。即，字线wll1可以具有双字线结构，其中，上字线g1和下字线g2与其间的有源层act层叠。
有源层act可以包括耦接到位线bl1的第一源极/漏极区t1、耦接到电容器cl1的第二源极/漏极区t2以及位于第一源极/漏极区t1和第二源极/漏极区t2之间的沟道ch。有源层act可以在位线bl1与电容器cl1之间在第二方向d2上横向地取向。有源层act可以具有细长平板的形状。第一源极/漏极区t1、沟道ch和第二源极/漏极区t2可以位于平行于平面cp的、在第二方向d2上取向的横向布置la中。第一源极/漏极区t1、第二源极/漏极区t2和沟道ch可以形成在有源层act中。有源层act可以形成为包括任何合适的半导体材料。例如，有源层act可以包括掺杂的多晶硅、未掺杂的多晶硅或非晶硅。第一源极/漏极区t1和第二源极/漏极区t2可以掺杂有n型杂质或p型杂质。第一源极/漏极区t1和第二源极/漏极区t2可以掺杂有相同导电类型的杂质。第一源极/漏极区t1和第二源极/漏极区t2可以包括至少一种杂质，所述杂质选自包括砷(as)、磷(p)、硼(b)、铟(in)的组及其组合。在本发明的一些实施例中，沟道ch可以掺杂有导电杂质。参考图9，沿着第三方向d3的沟道ch的宽度可以大于第一源极/漏极区t1的宽度和第二源极/漏极区t2的宽度。
上字线g1和下字线g2可以形成单个对。上字线g1和下字线g2可以在利用介于其间的沟道ch而在第一方向d1上彼此间隔开的情况下竖直地层叠，并且可以沿着第三方向d3取向。上字线g1和下字线g2可以平行于平面cp，并且可以沿着与第二方向d2垂直的第三方向d3延伸。上字线g1和下字线g2可以具有沿着第三方向d3延伸的线状。一对上字线g1和下字线g2可以形成竖直层叠的双栅极。上字线g1和下字线g2可以包括基于硅的材料、基于金属的材料或它们的组合。上字线g1和下字线g2可以包括多晶硅、氮化钛、钨、铝、铜、硅化钨、硅化钛、硅化镍、硅化钴或它们的组合。
上字线g1和下字线g2可以被设置为相同的电势，并且上字线g1的一端和下字线g2的一端可以在多个存储单元的区块或块的单位阵列的一端处彼此电连接。在一个实施例中，存储单元mcl1的上字线g1和下字线g2可以连接到不同的节点。上字线g1可以连接到用于施加第一电压的节点，而下字线g2可以连接到施加有第二电压的另一节点。第一电压和第二电压彼此不同。例如，上字线g1可以被施加有字线驱动电压，而下字线g2可以被施加有接地电压。上字线g1和下字线g2可以在第二方向d2上具有相同的宽度，并且可以沿第三方向d3具有相同的长度。上字线g1和下字线g2可以具有相同的厚度(在第一方向d1上的尺寸)。上字线g1、下字线g2和有源层act可以具有相同的厚度或不同的厚度。上字线g1的两侧边缘和下字线g2的两侧边缘可以彼此对准。根据本发明的另一实施例，上字线g1的两侧边缘和下字线g2的两侧边缘可以彼此不对准。上字线g1和下字线g2可以在第一方向d1上与有源层act的沟道ch重叠。上字线g1和下字线g2可以部分覆盖有源层act的上部和下部。上字线g1和下字线g2可以由与有源层act不同的材料形成。上字线g1和下字线g2可以配对。因为形成了包括上字线g1和下字线g2的一对字线，所以可以降低字线电阻。另外，由于形成了一对上字线g1和下字线g2，因此可以防止彼此竖直相邻的存储单元之间的干扰。例如，存储单元mcu1的下字线g2可以设置在存储单元mcl1的上字线g1与存储单元mcu1的上字线g1之间。下字线g2可以用于禁止/防止相邻的上字线g1彼此电耦接。
栅极电介质层gd可以分别形成在有源层act的上表面和下表面上。栅极电介质层gd可以包括第一电介质部分gd1和第二电介质部分gd2。第一电介质部分gd1可以形成在上字线g1与沟道ch之间，并且第二电介质部分gd2可以形成在下字线g2与沟道ch之间。第一电介质部分gd1可以与第二电介质部分gd2不连续。第一电介质部分gd1和第二电介质部分gd2可以具有相同的厚度并且可以由相同的材料形成。栅极电介质层gd可以包括氧化硅、氮化硅或其组合。可以通过有源层act的热氧化来形成栅极电介质层gd。根据本发明的另一实施例，栅极电介质层gd可以包括高介电材料，并且高介电材料可以包括氧化铪(hfo2)、氧化锆(zro2)、氧化铝(al2o3)、氧化镧(la2o3)、氧化钛(tio2)、氧化钽(ta2o5)、氧化铌(nb2o5)或锶钛氧化物(srtio3)。根据本发明的另一实施例，栅极电介质层gd可以包括氧化硅与高介电材料的叠层，氧化硅可以与沟道ch直接接触，并且高介电材料可以与上字线g1和下字线g2直接接触。
电容器cl1可以包括耦接到晶体管tl1的第一节点n1、耦接到板线pl1的第二节点n2以及设置在第一节点n1与第二节点n2之间的电介质材料n3。电介质材料n3可以在第一节点n1与第二节点n2之间形成连续的层。第一节点n1、电介质材料n3和第二节点n2可以位于与平面cp平行的横向布置中。
电容器cl1的第一节点n1可以具有三维结构。三维结构的第一节点n1可以是平行于平面cp的横向三维结构。作为三维结构的示例，电容器cl1的第一节点n1可以具有圆筒形状、柱形状或复合柱(pylinder)形状(即，柱形状和圆筒形状的合并形式)。第一节点n1可以包括多晶硅、金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或它们的组合。例如，第一节点n1可以包括钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)、钨(w)、氮化钨(wn)、钌(ru)、氧化钌(ruo2)、铱(ir)、氧化铱(iro2)、铂(pt)、钼(mo)、氧化钼(moo)、氮化钛与钨的叠层(tin/w)或氮化钨与钨的叠层(wn/w)。
电容器cl1的第二节点n2可以具有从板线pl1在与平面cp平行的第二方向d2上延伸的分支形状。电介质材料n3可以具有围绕具有分支形式的第二节点n2的形状，并且第一节点n1可以具有围绕第二节点n2与介于二者之间的电介质材料n3的形状。例如，具有圆筒形状的第一节点n1可以电连接到晶体管tl1的第二源极/漏极区域t2，并且第二节点n2可以位于第一节点n1的圆筒形状的内部，并且第二节点n2可以电连接到板线pl1。
参考图10，电容器cl1的第二节点n2可以还包括与板线pl1耦接的外部第二节点n21、n22、n23和n24。外部第二节点n21、n22、n23和n24可以位于具有介于其间的电介质材料n3的第一节点n1的外部。第二节点n2可以简称为“内部第二节点”，并且内部第二节点n2可以位于第一节点n1的圆筒形状的内部。
外部第二节点n21、n22、n23和n24可以被设置成围绕第一节点n1的圆筒形状的外壁。外部第二节点n21、n22、n23和n24可以彼此连续。
电容器cl1可以包括金属-绝缘体-金属(mim)电容器。第一节点n1和第二节点n2、n21、n22、n23和n24可以包括基于金属的材料，并且电介质材料n3可以包括氧化硅、氮化硅或其组合。电介质材料n3可以包括其介电常数比介电常数约为3.9的氧化硅(sio2)高的高介电(高k)材料。电介质材料n3可以包括其介电常数约为4或更高的高介电材料。高介电材料可以具有约为20或更大的介电常数。高介电材料可以包括氧化铪(hfo2)、氧化锆(zro2)、氧化铝(al2o3)、氧化镧(la2o3)、氧化钛(tio2)、氧化钽(ta2o5)、氧化铌(nb2o5)或锶钛氧化物(srtio3)。根据本发明的另一实施例，电介质材料n3可以是包括两层或更多层上述高介电材料的复合层。
第一节点n1和第二节点n2、n21、n22、n23和n24可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或它们的组合。例如，第一节点n1和第二节点n2、n21、n22、n23和n24可以包括钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)、钨(w)、氮化钨(wn)、钌(ru)、氧化钌(ruo2)、铱(ir)、氧化铱(iro2)、铂(pt)、钼(mo)、氧化钼(moo)、氮化钛/钨(tin/w)的叠层、氮化钨/钨(wn/w)的叠层。第一节点n1和第二节点n2、n21和n22可以包括基于金属的材料与基于硅的材料的组合。例如，第二节点n2、n21、n22、n23和n24可以是氮化钛/锗硅/氮化钨(tin/sige/wn)的叠层。
电介质材料n3可以由基于锆的氧化物形成。电介质材料n3可以具有包括氧化锆(zro2)的叠层结构。包括氧化锆(zro2)的叠层结构可以包括za(zro2/al2o3)叠层或zaz(zro2/al2o3/zro2)叠层。za叠层可以是如下结构，其中氧化铝(al2o3)层叠在氧化锆(zro2)之上，并且氧化锆(zro2)可以接触第一节点n1，而氧化铝(al2o3)可以接触第二节点n2。zaz叠层可以是其中顺序地层叠有氧化锆(zro2)、氧化铝(al2o3)和氧化锆(zro2)的结构。za叠层和zaz叠层可以被称为基于氧化锆的层。根据本发明的另一实施例，电介质材料n3可以由基于铪的氧化物形成。电介质材料n3可以具有包括氧化铪(hfo2)的叠层结构。包括氧化铪(hfo2)的叠层结构可以包括ha(hfo2/al2o3)叠层或hah(hfo2/al2o3/hfo2)叠层。ha叠层可以是如下结构，其中氧化铝(al2o3)层叠在氧化铪(hfo2)之上，并且氧化铪(hfo2)可以接触第一节点n1，而氧化铝(al2o3)可以接触第二节点n2。hah叠层可以是其中顺序地层叠有氧化铪(hfo2)、氧化铝(al2o3)和氧化铪(hfo2)的结构。ha叠层和hah叠层可以被称为基于氧化铪的层(基于hfo2的层)。在za叠层、zaz叠层、ha叠层和hah叠层中，氧化铝(al2o3)的带隙能可以大于氧化锆(zro2)和氧化铪(hfo2)的带隙能。氧化铝(al2o3)的介电常数可以低于氧化锆(zro2)和氧化铪(hfo2)的介电常数。因此，电介质材料n3可以包括高介电材料与高带隙能材料(其带隙能大于高介电材料)的叠层。除氧化铝(al2o3)之外，电介质材料n3还可以包括氧化硅(sio2)作为另一种高带隙能材料。电介质材料n3可以包括高带隙能材料，从而可以抑制泄漏电流。高带隙能材料可以极其薄。高带隙能材料可以薄于高介电材料。
根据本发明的另一实施例，电介质材料n3可以具有其中高介电材料与高带隙材料交替层叠的层合结构(laminatedstructure)。例如，电介质材料n3可以具有zaza(zro2/al2o3/zro2/al2o3)、zazaz(zro2/al2o3/zro2/al2o3/zro2)、haha(hfo2/al2o3/hfo2/al2o3)或hahah(hfo2/al2o3/hfo2/al2o3/hfo2)。在层合结构中，氧化铝(al2o3)可以极其薄。
根据本发明的另一实施例，电介质材料n3可以包括叠层结构、层合结构或者包含氧化锆、氧化铪和氧化铝的混合结构。
根据本发明的另一实施例，可以进一步形成界面控制层以改善第一节点n1与电介质材料n3之间的泄漏电流。界面控制层可以包括二氧化钛(tio2)。界面控制层可以形成在第二节点n2与电介质材料n3之间。
位线bl1与板线pl1可以包括基于硅的材料、基于金属的材料或其组合。位线bl1可以包括多晶硅、氮化钛、钨或它们的组合。例如，位线bl1可以包括掺杂有n型杂质的多晶硅或氮化钛(tin)。位线bl1可以包括氮化钛与钨的叠层(tin/w)。在位线bl1与晶体管tl1的第一源极/漏极区t1之间还可以形成诸如金属硅化物的欧姆接触。板线pl1可以由与第二节点n2、n21、n22、n23和n24的材料相同的材料形成。可以同时形成板线pl1与第二节点n2、n21、n22、n23和n24。
位线bl1可以具有在第一方向d1上从平面cp垂直延伸的柱的形式。位线bl1在第二方向d2上截取的截面可以是圆形或椭圆形。柱状位线bl1可以具有低电阻。
板线pl1可以是在第一方向d1上从平面cp垂直延伸的线状。板线pl1在第一方向d1、第二方向d2和第三方向d3上的横截面可以是不同面积的矩形。板线pl1的宽度(沿第二方向d2的尺寸)可以小于其长度(在第三方向d3上的尺寸)并且还可以小于其高度(在第一方向d1上的尺寸)。更具体地，如图7所示，板线pl1的宽度(在第二方向d2上的尺寸)可以与字线wl1的宽度(在第二方向d2上的尺寸)相同。板线pl1的高度(在第一方向d1上的尺寸)可以使得板线pl1的顶表面被设置为高于上存储单元阵列mcau的顶部存储单元(例如，mcu2)的电容器(例如，cu2)的第一节点n1的顶表面。板线pl1的长度(在第三方向d3上的尺寸)可以使得板线可以在第三方向上与字线共延伸。
根据以上描述，上字线g1和下字线g2可以被形成为与位线bl1和板线pl1横向间隔开。因此，可以减小字线wll1与电容器cl1之间的寄生电容，并且可以减小字线wll1与位线bl1之间的寄生电容。
形成图7至图10的存储单元mcl1的方法可以包括形成晶体管tl1的工艺、形成位线bl1的工艺、形成电容器cl1的工艺以及形成板线pl1的工艺。
现在将描述形成晶体管tl1的工艺。有源层act可以被形成为与外围结构110的顶表面的平面cp竖直地(即，在第一方向d1上)间隔开，并且可以在有源层act的上表面和下表面上形成栅极电介质层gd1和gd2。随后，可以在栅极电介质层gd1和gd2之上分别形成上字线g1和下字线g2。随后，可以通过将杂质离子注入到有源层act中来形成第一源极/漏极区t1和第二源极/漏极区t2。
位线bl1可以被形成为与外围结构110的平面cp垂直地取向。位线bl1可以被形成为与第一源极/漏极区t1耦接。
现在将描述形成电容器cl1的工艺。首先，第一节点n1可以被形成为耦接到第二源极/漏极区t2。随后，可以在第一节点n1之上形成电介质材料n3。随后，可以在电介质材料n3之上形成第二节点n2。可以在形成第二节点n2时形成板线pl1。板线pl1可以与外围结构110的平面cp垂直地取向。
图11a至图11c是示出根据本发明的另一实施例的具有三维结构的电容器的第一节点的视图。图11a示出了柱状的第一节点n1，而图11b和图11c示出了具有复合柱形式(即，柱和圆筒结构的组合)的第一节点n1。
参考图11a，第一节点n1可以是横向柱lp。横向柱lp可以包括基于金属的材料、基于硅的材料或它们的组合。例如，横向柱lp可以仅由氮化钛形成，或者可以由氮化钛与多晶硅的叠层形成。
参考图11b和图11c，具有复合柱形式的第一节点n1可以包括平行于平面cp的横向圆筒lc和横向柱lp。参考图11b，横向柱lp可以位于横向圆筒lc的内部。横向圆筒lc的横向长度可以长于横向柱lp的横向长度。例如，横向圆筒lc的入口可以不被横向柱lp填充。参考图11c，横向圆筒lc可以被形成为在横向柱lp之上的横向布置。
参考图11b，横向圆筒lc和横向柱lp可以是相同的材料或不同的材料。横向圆筒lc和横向柱lp可以包括基于金属的材料、基于硅的材料或它们的组合。例如，横向圆筒lc可以是氮化钛，并且横向柱lp可以是多晶硅。
参考图11c，横向圆筒lc和横向柱lp可以是相同材料或不同的材料。横向圆筒lc和横向柱lp可以包括基于金属的材料、基于硅的材料或它们的组合。例如，横向圆筒lc和横向柱lp可以是氮化钛。另外，横向圆筒lc可以是氮化钛，并且横向柱lp可以是多晶硅。
图12a和图12b是示出根据本发明另一实施例的存储器件200和200′的视图。
参考图12a和图12b，存储器件200和200′可以包括外围电路部分210和存储单元阵列叠层mca。存储单元阵列叠层mca可以与图1的存储单元阵列叠层mca相同。
参考图12a，存储单元阵列叠层mca可以位于外围电路部分210上方。外围电路部分210可以对应于图1的外围结构110。因此，存储器件200可以具有puc(外围在单元之下)的结构。
参考图12b，存储单元阵列叠层mca可以位于外围电路部分210下方。外围电路部分210可以对应于图1的外围结构110。例如，在图1中，外围结构110可以层叠在存储单元阵列叠层mca上方。因此，存储器件200′可以具有cup(单元在外围之下)的结构。
外围电路部分210可以指用于在对存储器的驱动操作(包括读取或写入操作)期间驱动和控制存储单元阵列叠层mca的电路。外围电路部分210可以包括n沟道晶体管、p沟道晶体管、cmos电路或它们的组合。外围电路部分210可以包括地址解码器电路、读取电路和写入电路。外围电路部分210可以具有包括半导体衬底211以及布置在半导体衬底211的表面上的感测放大器212的结构。感测放大器212可以包括使用半导体衬底211作为沟道的晶体管sa_t。晶体管sa_t可以包括其沟道与半导体衬底211的表面平行的平面沟道晶体管。除了平面沟道晶体管，感测放大器212中的晶体管结构还可以包括凹陷沟道晶体管、掩埋栅极晶体管和鳍式沟道晶体管(finfet)。
存储单元阵列叠层mca的位线bl可以电连接到感测放大器212的晶体管sa_t。位线bl和晶体管sa_t可以通过多级金属线mlm213彼此耦接。多级金属线mlm213可以通过镶嵌工艺形成。应当理解，晶体管sa_t可以作为包括在外围电路部分210中的多个晶体管的示例进行描述。
尽管未示出，但是根据本发明的另一实施例，存储器件200和200′可以包括第一半导体衬底和接合到第一半导体衬底的第二半导体衬底。存储单元阵列叠层mca可以形成在第一半导体衬底之上，并且外围电路部分210可以形成在第二半导体衬底之上。第一半导体衬底和第二半导体衬底中的每个可以包括导电接合焊盘，并且第一半导体衬底和第二半导体衬底可以通过导电接合焊盘彼此接合。因此，存储单元阵列叠层mca和外围电路部分210可以彼此电连接。
图13是示出根据本发明的另一实施例的存储器件的示意性结构的立体图。图14a是示出图13的部分300的视图。图14b是沿图14a的线a-a′截取的截面图。图15和图16示出了一个存储单元区块与外围电路部分之间的连接关系。存储器件可以包括多个存储单元区块，并且存储单元区块可以以行和列布置。
参考图13，存储器件300m可以包括沿着第二方向d2以规则的间隔被间隔开的多个存储单元阵列叠层mca1至mcan。存储单元阵列叠层mca1至mcan中的每个可以包括多个存储单元区块mat10至mat40。存储单元阵列叠层mca1至mcan中的每个之中的存储单元区块mat10至mat40可以在第一方向d1上竖直地层叠。存储单元区块mat10至mat40中的每个可以是存储单元阵列矩阵，其具有分别沿着第二方向d2和第三方向d3以行和列布置的多个存储单元。
存储单元区块mat10至mat40可以位于外围电路部分prp上方。
外围电路部分prp可以是先前描述的外围电路部分210。外围电路部分prp可以包括至少一个用于控制存储单元阵列叠层mca1至mcan的操作的控制电路。至少一个控制电路可以包括感测放大器、子字线驱动器电路swd、刷新电路、预充电电路、列地址电路、行/列修复电路、行-列控制电路、测试模式电路、数据驱动器电路或模拟电路。
存储单元区块mat10至mat40中的每个可以包括被布置在相同水平(即，由第二方向d2和第三方向d3限定的水平级)处的多个存储单元。在一个实施例中，存储单元可以是dram存储单元。存储单元可以具有先前描述的结构。例如，如图1所示，每个存储单元可以包括：位线，其在高于外围电路部分prp的水平处竖直地取向；板线，其在高于外围电路部分prp的水平处竖直地取向；以及晶体管和电容器，二者在位线与板线之间；以及双重结构的字线，其与介于其间的晶体管的有源层竖直地层叠。
存储单元的字线wl可以简称为“子字线swl”。可以垂直于外围电路部分prp来形成存储单元区块。
图14a是示出图13的部分300的视图，并示出了存储单元区块mat10至mat40的子字线叠层swl1至swl8。
参考图14a，存储单元区块mat10至mat40中的每个可以包括八个子字线叠层swl1至swl8。因此，存储单元区块mat10至mat40的层叠结构可以由竖直地层叠的子字线形成。例如，四个子字线swl11至swl14可以竖直地层叠在第一子字线叠层swl1中。四个子字线swl21至swl24可以竖直地层叠在第二子字线叠层swl2中。四个子字线swl31至swl34可以竖直地层叠在第三子字线叠层swl3中。四个子字线swl41至swl44可以竖直地层叠在第四子字线叠层swl4中。四个子字线叠层swl51至swl54可以竖直地层叠在第五子字线叠层swl5中。四个子字线swl61至swl64可以竖直地层叠在第六子字线叠层swl6中。四个子字线swl71至swl74可以竖直地层叠在第七子字线叠层swl7中。四个子字线swl81至swl84可以竖直地层叠在第八子字线叠层swl8中。这样，区块的每个子字线叠层可以具有四层。
在每个子字线叠层中，从最低级的子字线swl11至swl81到最高级的子字线swl14至swl84，高度可以逐渐(逐步地)增大。可以在同一水平处横向地布置八个子字线。例如，在图14a中，第一子字线swl11、swl21、swl31、swl41、swl51、swl61、swl71和swl81可以横向地布置在最低水平处，而第四子字线swl14、swl24、swl34、swl44、swl54、swl64、swl74、swl84可以横向地布置在最高水平处。位于同一层的子字线的长度可以相同。子字线的长度可以从最低级到最高级以逐步的方式减小，从而产生多阶梯端部结构。如图14a所示，多阶梯端部结构可以沿着第二方向d2形成在区块的两个相对的端部，该结构关于在第三方向d3上延伸并穿过区块的中心点的对称轴对称。
每个子字线叠层的一侧端部可以简称为字线接触区域c_swl。字线接触区域c_swl可以包括所有子字线叠层的多阶梯端部结构。因此，在图14a的实施例中，可以存在与区块的相对侧的阶梯端部结构相对应的左字线接触区域c_swl和右字线接触区域c_swl。子字线驱动器电路swd可以位于字线接触区域c_swl的下方。子字线swl11至swl81中的每个可以通过互连件stl电连接到子字线驱动器电路swd。
参考图14b，子字线驱动器电路swd可以形成在衬底301上方。子字线驱动器电路swd可以包括多个子字线驱动器swd1至swd8。子字线驱动器swd1至swd8可以通过互连件stl中的对应的一个而耦接到子字线swl11至swl81中的对应的一个。
子字线swl11至swl81可以横向地布置在同一水平处(参见附图标记“la”)。子字线swl11至swl81可以设置在子字线驱动器swd1至swd8上方。子字线叠层swl1至swl8可以竖直地布置在子字线驱动器swd1至swd8的上方，即，swl11在swd1上方，swl21在swd2上方，swl31在swd3上方，swl41在swd4上方，swl51在swd5上方，swl61在swd6上方，swl71在swd7上方，并且swl81在swd8上方。
图15是示出一个存储单元区块例如mat10以及与该存储单元区块mat10相对应的外围电路部分prp的详图。
参考图15，存储单元区块mat10可以包括层叠地布置的多个子字线。例如，存储单元区块mat10可以包括八个子字线叠层swl1至swl8。子字线叠层swl1至swl8可以各自包括多个具有双字线结构(例如，图5的双字线结构)的子字线。在下文中，为了便于描述，将子字线叠层swl1至swl8中的子字线示出为单个子字线。
外围电路部分prp可以包括子字线驱动器电路swd。子字线驱动器电路swd可以设置在存储单元区块mat的下方。例如，子字线驱动器电路swd可以设置在存储单元区块mat10的两侧端部下方。
在下文中，为了便于描述，仅在存储单元区块mat10的右侧示出了子字线驱动器电路swd。
图16示出了一个存储单元区块与外围电路部分之间的连接关系。通过以最低级的子字线swl11至swl81为例来描述子字线与子字线驱动器之间的连接关系。在下文中，为了便于描述，最低级的子字线以“swl1至swl8”表示。
参考图16，子字线swl1至swl8可以被定义为第一子字线组g1_swl和第二子字线组g2_swl。第一子字线组g1_swl可以包括四个子字线swl1至swl4，并且第二子字线组g2_swl可以包括四个子字线swl5至swl8。根据本发明的另一实施例，第一子字线组g1_swl可以包括奇数子字线oddswl，即swl1、swl3、swl5和swl7，并且第二子字线组g2_swl可以包括偶数子字线evenswl，即swl2、swl4、swl6和swl8。
外围电路部分prp可以包括至少一个或更多个控制电路。外围电路部分prp可以包括多个子字线驱动器电路swd。每个子字线驱动器电路swd可以包括第一子字线驱动器电路组g1_swd和第二子字线驱动器电路组g2_swd。第一子字线驱动器电路组g1_swd可以是用于控制第一子字线组g1_swl的电路。第二子字线驱动器电路组g2_swd可以是用于控制第二子字线组g2_swl的电路。
第一子字线驱动器电路组g1_swd可以包括用于驱动子字线swl1至swl4的多个子字线驱动器swd1至swd4。第二子字线驱动器电路组g2_swd可以包括用于驱动子字线swl5至swl8的多个子字线驱动器swd5至swd8。例如，第一子字线swl1至第四子字线swl4可以分别由第一子字线驱动器swd1至第四子字线驱动器swd4驱动。第五子字线swl5至第八子字线swl8可以分别由第五子字线驱动器swd5至第八子字线驱动器swd8驱动。
外围电路部分prp还可以包括多个子空穴电路(sub-holecircuit)sh1至sh2。子空穴电路sh1至sh2可以是用于控制第一子字线驱动器组g1_swd和第二子字线驱动器组g2_swd的电路。子空穴电路sh1至sh2可以设置在存储单元区块mat的下方。子空穴电路sh1至sh2可以沿着单元区块mat的两个相对侧设置。
图17是示出图16的子字线驱动器电路swd的等效电路图。
参考图17，子字线驱动器电路swd可以包括第一子字线驱动器电路组g1_swd和第二子字线驱动器电路组g2_swd。第一子字线驱动器电路组g1_swd可以包括四个子字线驱动器swd1、swd2、swd3和swd4。第二子字线驱动器电路组g2_swd可以包括四个子字线驱动器swd5、swd6、swd7和swd8。
可以响应于第一主字线mwl1来驱动第一子字线驱动器电路组g1_swd的四个子字线驱动器swd1、swd2、swd3和swd4。可以响应于第二主字线mwl2来驱动第二子字线驱动器电路组g2_swd的四个子字线驱动器swd5、swd6、swd7和swd8。可以通过第一子字线驱动器使能信号fx0、fx2、fx4和fx6以及第二子字线驱动器使能信号fxb0、fxb2、fxb4和fxb6来激活子字线驱动器swd1至swd8。被激活的子字线驱动器swd1至swd8可以分别驱动子字线swl1至swl8。第一子字线驱动器电路组g1_swd和第二子字线驱动器电路组g2_swd可以共同接收第一子字线驱动器使能信号fx0、fx2、fx4和fx6以及第二子字线驱动器使能信号fxb0、fxb2、fxb4和fxb6。
第二子字线驱动器使能信号fxb0至fxb6可以是第一子字线驱动器使能信号fx0至fx6的反相信号。可以从第一子空穴电路sh1和sh2(图16所示)提供第一子字线驱动器使能信号fx0至fx6和第二子字线驱动器使能信号fxb0至fxb6。
每个子字线驱动器swd1至swd8可以包括一个pmosfetmp和两个nmosfetmn1和mn2。
此后，将以子字线驱动器swd5为例进行描述。在子字线驱动器swd5中，pmosfetmp和nmosfetmn1的栅极被耦接到第二主字线mwl2，并且pmofetmp和nmosfetmn1和mn2的漏极被耦接到子字线swl5。第一子字线驱动器使能信号fx0被施加到pmosfetmp的源极。第二子字线驱动器使能信号fxb0被施加到nmosfetmn2的栅极。接地电压vbbw被供应到nmosfetmn1和mn2的源极。
图18是示出图17的子字线驱动器电路swd的布局图。图19是示出与图18的接触件耦接的互连件的视图。在图18所示的组成元件中，仅示出和描述了互连件和接触件，而省略了除接触件之外的其他组成元件。
参考图18和图19，第一组子字线驱动器电路g1_swdl和第二组子字线驱动器电路g2_swd可以各自包括pmosfet区域300p和nmosfet区域300n。多个有源区ap1至ap4、an1和an2可以设置在pmosfet区域300p和nmosfet区域300n中。在这种情况下，pmosfet区域300p的第一有源区ap1至ap4可以呈条形以预定距离彼此间隔开。nmosfet区域300n的第二有源区an1和an2可以被形成为“h”的形状，其中两个相邻的子有源区的中心部分彼此耦接。第一组子字线驱动器电路g1_swdl和第二组子字线驱动器电路g2_swd可以共享pmosfet区域300p的第一有源区ap1至ap4，并且可以共享nmosfet区域300n的第二有源区an1和an2。
在第一方向d1上延伸的栅极g1和g2可以设置在pmosfet区域300p的第一有源区ap1至ap4以及nmosfet区域300n的第二有源区an1和an2的上方。在这种情况下，栅极g1和g2可以被形成为在pmosfet区域300p和nmosfet区域300n中具有不同的线宽。例如，在栅极g1和g2中，与pmosfet区域300p的第一有源区ap1至ap4交叉的部分的线宽可以被形成为大于与nmosfet区域300n的第二有源区域an1和an2交叉的部分的线宽。
在栅极g1和g2之中，第二栅极g2可以耦接到第一主字线mwl1以驱动第一组子字线驱动器g1_swd，并且第一栅极g1可以耦接至第二主字线mwl2以驱动第二组子字线驱动器g2_swd。
选择栅极g11、g12、g13和g14可以设置在nmosfet区域300n的第二有源区an1和an2的上方。选择栅极g11至g14可以设置在第一栅极g1与第二栅极g2之间，并且选择栅极g11至g14可以分别接收第二子字线使能信号fxb0、fxb2、fxb4和fxb6。
与第一子字线驱动器使能信号fx0、fx2、fx4和fx6耦接的第一接触件c1至c4以及用于与子字线swl1到swl8连接的第二接触件lp_c11至lp_c14以及rp_c11至rp_c14可以设置在pmosfet区域300p的第一有源区ap1至ap4中。第一接触件c1至c4可以设置在第一栅极g1与第二栅极g2之间的第一有源区ap1至ap4的中央部分中。第二接触件lp_c11至lp_c14以及rp_c11至rp_c14可以位于第一有源区ap1至ap4的两侧端部。
与子字线swl1至swl8耦接的第三接触件ln_c11至ln_c14和rn_c11至rn_c14以及与接地电压vbbw耦接的第四接触件c21至c30可以设置在第二有源区an1和an2中。第三接触件ln_c11至ln_c14可以设置在第二有源区an1和an2的在第一栅极g1与选择栅极g11至g14之间的一部分中，并且第三接触件rn_c11至rn_c14可以设置在第二栅极g2与选择栅极g11至g14之间。第四接触件c21至c30的部分c21、c22、c24、c25、c26、c27、c29和c30可以设置在第二有源区an1和an2的两侧边缘上。此外，第四接触件c21至c30的部分c23和c28可以设置在第二有源区an1和an2的中央，即，在相邻的选择栅极g11、g12、g13和g14之间。
接收第二子字线驱动器使能信号fxb0至fxb6的第五接触件c31至c34可以设置在选择栅极g11至g14之上。
耦接到第一主字线mwl1的第六接触件c41可以设置在第二栅极g2之上，并且耦接到第二主字线mwl2的第六接触件c42可以设置在第一栅极g1之上。
图19示出了与图18所示的每个接触件耦接的互连件，并且在图18中所示的构成元件之中，仅描述了互连件和接触件而省略了其他组成元件。
参考图17至图19，子字线swl1至swl8可以通过第一互连件stl11和stl12而分别耦接到pmofetmp与nmosfetmn1和mn2的漏极。可以通过第二互连件stl21和stl22来施加第一子字线驱动器使能信号fx0至fx6和第二子字线驱动器使能信号fxb0至fxb6以及接地电压vbbw。子字线驱动器swd1至swd8可以通过第一互连件stl11和stl12耦接到子字线swl1至swl8。
第一互连件stl11、stl12和第二互连件stl21和stl22可以具有多层级结构。在多层级结构中，第一互连件stl11和stl12可以位于较低的水平处，并且第二互连件stl21和stl22可以位于比第一互连件stl11和stl12高的水平处。第一互连件stl11和stl12以及第二互连件stl21和stl22可以包括基于金属的材料，诸如钨、铝和铜。第一互连件stl11和stl12以及第二互连件stl21和stl22分别可以称为金属线。因此，第一互连件stl11和stl12以及第二互连件stl21和stl22可以被称为多层级金属线mlm。第一互连件stl11和stl12可以包括多个第一互连线，并且第一互连线可以彼此间隔开并且在第一方向d1上延伸。第二互连件stl21和stl22可以包括多个第二互连线，并且第二互连线可以彼此间隔开并且在第二方向d2上延伸。
第一互连件stl11和stl12可以将子字线swl1至swl8与子字线驱动器swd1至swd8彼此耦接。第二互连件stl21和stl22可以将第一子空穴电路sh1和第二子空穴电路sh2与子字线驱动器swd1至swd8彼此耦接。
第一互连件stl11和stl12可以通过第二接触件lp_c11至lp_c14和rp_c11至rp_c14以及第三接触件ln_c11至ln_c14和rn_c11至rn_c14耦接到子字线驱动器swd1至swd8。例如，子字线驱动器swd1至swd4可以通过第二接触件rp_c11至rp_c14和第三接触件rn_c11至rn_c14而耦接到子字线swl1至swl4。子字线驱动器swd5至swd8可以通过第二接触件lp_c11至lp_c14和第三接触件ln_c11至ln_c14而耦接到子字线swl5至swl8。
第二互连件stl21和stl22可以通过第一接触件c1至c4和第四接触件c21至c30而耦接到子字线驱动器swd1至swd8。
第一主字线mwl1和第二主字线mwl2可以位于比第二互连件stl21和stl22高的水平处。第一主字线mwl1和第二主字线mwl2可以被称为第三互连件。第一互连件stl11和stl12可以在第一方向d1上延伸。第二互连件stl21和stl22可以在第二方向d2上延伸。第一主字线mwl1和第二主字线mwl2可以在第二方向d2上延伸。第一互连件stl11和stl12的一部分可以具有弯曲结构。
图20a是示出第一组子字线与第一组子字线驱动器电路之间的连接关系的立体图。图20b是示出第二组子字线与第二组子字线驱动器电路之间的连接关系的立体图。
参考图20a，第一组子字线swl1、swl2、swl3和swl4可以通过多层级互连件stl_l和stl_h而耦接到第一子字线驱动器组g1_swd的接触件rp_c11至rp_c14和rn_c11至rn_c14。
参考图20b，第二组子字线叠层swl5、swl6、swl7和swl8可以通过多层级互连件stl_l和stl_h而耦接到第二组子字线驱动器g2_swd的接触件lp_c11至lp_c14和ln_c11至ln_c14。
多层级互连件stl_l和stl_h可以包括低级互连件stl_l和高级互连件stl_h。低级互连件stl_l可以位于高级互连件stl_h的下方。低级互连件stl_l和高级互连件stl_h可以各自包括通孔和金属线。
多层级互连件stl_l和stl_h可以对应于图19的第一互连件stl11和stl12。多层级互连件stl_l和stl_h可以被称为捆扎单位(strappingunit)。
图21是示出根据本发明的另一实施例的存储器件的示意图。
参考图21，存储器件400可以包括多个存储单元区块mat1和mat2。存储单元区块mat1和mat2可以沿行方向布置，并且可以包括第一存储单元区块mat1和第二存储单元区块mat2。一对子字线驱动器电路swdl和swdr可以设置在第一存储单元区块mat1和第二存储单元区块mat2之间。换言之，第一子字线驱动器电路swdl和第二子字线驱动器电路swdr可以设置在第一存储单元区块mat1与第二存储单元区块mat2之间。为了便于描述，第一子字线驱动器电路swdl和第二子字线驱动器电路swdr被示出为设置在第一存储单元区块mat1与第二存储单元区块mat2之间。然而，第一子字线驱动器电路swdl和第二子字线驱动器电路swdr可以分别位于第一存储单元区块mat1和第二存储单元区块mat2的一侧端部下方。第一子字线驱动器电路swdl可以位于第一存储单元区块mat1的一侧端部下方，以及第二子字线驱动器电路swdr可以位于第二存储单元区块mat2的一侧端部下方。在第一存储单元区块mat1与第二存储单元区块mat2之间，第一子字线驱动器电路swdl与第二子字线驱动器电路swdr可以彼此对称。
第一存储单元区块mat1可以包括多个子字线swl1至swl8。第二存储单元区块mat2可以包括多个子字线swl1至swl8。第一子字线驱动器电路swdl可以位于第一存储单元区块mat1的子字线swl1至swl8的端部的下方。子字线驱动器电路swdr可以位于第二存储单元区块mat2的子字线swl1至swl8的端部的下方。
第一子字线驱动器电路swdl可以包括第一和第二子字线驱动器电路组g11_swd和g12_swd。第二子字线驱动器电路swdr可以包括第一和第二子字线驱动器电路组g21_swd和g22_swd。
第一组和第二组的子字线驱动器电路g11_swd、g12_swd、g21_swd和g22_swd可以分别与图17至图19的那些相同。第一组和第二组的子字线驱动器电路g11_swd和g12_swd可以耦接到第一存储单元区块mat1的子字线swl1至swl8。第一和第二子字线驱动器电路组g21_swd和g22_swd可以耦接到第二存储单元区块mat2的子字线swl1至swl8。第一组和第二组的子字线驱动器电路g11_swd、g12_swd、g21_swd和g22_swd中的每个可以包括四个子字线驱动器。
第一子字线驱动器电路组g11_swd可以驱动第一存储单元区块mat1的子字线层叠swl1至swl4。第二子字线驱动器电路组g12_swd可以驱动第一存储单元区块mat1的子字线叠层swl5至swl8。第一子字线驱动器电路组g21_swd可以驱动第二存储单元区块mat2的子字线叠层swl5至swl8。第二子字线驱动器电路组g22_swd可以驱动第二存储单元区块mat2的子字线叠层swl1至swl4。
第一子字线驱动器电路组g11_swd可以通过接触件s1耦接到第一主字线mwl1。第二子字线驱动器电路组g12_swd可以通过接触件s2耦接到第二主字线mwl2。第一子字线驱动器电路组g11_swd可以由第一主字线mwl1激活，并且可以驱动第一存储单元区块mat1的子字线swl1至swl4。子字线swl1至swl4可以被称为第一组水平级子字线。第二子字线驱动器电路组g12_swd可以由第二主字线mwl2激活，并且可以驱动第一存储单元区块mat1的子字线swl5至swl8。子字线swl5至swl8可以被称为第二组水平级子字线。
第一子字线驱动器电路组g21_swd可以通过接触件s3耦接到第一主字线mwl1，以及第二子字线驱动器电路组g22_swd可以通过接触件s4耦接到第二主字线mwl2。第一子字线驱动器电路组g21_swd可以由第一主字线mwl1激活，并且可以驱动第二存储单元区块mat2的子字线swl5至swl8。子字线swl5至swl8可以被称为第二组水平级子字线。第二子字线驱动器电路组g22_swd可以由第二主字线mwl2激活，并且可以驱动第二存储单元区块mat2的子字线swl1至swl4。子字线swl1至swl4可以被称为第一组水平级子字线。
如上所述，第一存储单元区块mat1的第一组水平级子字线swl1至swl4以及第二存储单元区块mat2的第二组水平级子字线swl5至swl8可以由第一主字线mwl1同时驱动。另外，第一存储单元区块mat1的第二组水平级子字线swl5至swl8以及第二存储单元区块mat2的第一组水平级子字线swl1至swl4可以由第二主字线mwl2同时驱动。
在下文中，本发明的后续实施例的子字线驱动器电路可以与图21的那些相同。
图22和图23是示出根据本发明的另一实施例的存储器件的示意图。图22的存储器件可以通过1:8编码方案来驱动，并且图23的存储器件可以通过1:16编码方案来驱动。
参考图22，存储器件500可以包括多个存储单元区块mat11和mat12。存储单元区块mat11和mat12可以沿行方向布置，并且可以包括第一存储单元区块mat11和第二存储单元区块mat12。
第一存储单元区块mat11和第二存储单元区块mat12中的每个可以包括多层级存储单元区块。换言之，第一存储单元区块mat11和第二存储单元区块mat12可以包括多层级l1至ln的子字线。子字线可以从最低级l1到最高级ln在高度上逐渐增大。在每一级处，多个子字线可以被布置成水平布置。例如，如图21所示，在每一级处，八个子字线swl1至swl8可以被布置成水平布置。
子字线驱动器电路swd可以设置在第一存储单元区块mat11与第二存储单元区块mat12之间。子字线驱动器电路swd可以包括第一子字线驱动器电路swdl和第二子字线驱动器电路swdr。为了便于描述，第一子字线驱动器电路swdl和第二子字线驱动器电路swdr被示出为设置在第一存储单元区块mat11与第二存储单元区块mat12之间。然而，第一子字线驱动器电路swdl和第二子字线驱动器电路swdr可以分别位于第一存储单元区块mat11和第二存储单元区块mat12的一侧端部下方。第一子字线驱动器电路swdl可以位于第一存储单元区块mat11的一侧端部下方，以及第二子字线驱动器电路swdr可以位于第二存储单元区块mat12的一侧端部下方。在第一存储单元区块mat11与第二存储单元区块mat12之间，第一子字线驱动器电路swdl与第二子字线驱动器电路swdr可以彼此对称。第一子字线驱动器电路swdl可以驱动第一存储单元区块mat11的子字线，以及第二子字线驱动器电路swdr可以驱动第二存储单元区块mat12的子字线。
第一子字线驱动器电路swdl可以包括第一水平级子字线驱动器电路swdl_l1至swdl_ln。第一水平级子字线驱动器电路swdl_l1至swdl_ln可以指横向布置的多个子字线驱动器电路。第一水平级子字线驱动器电路swdl_l1至swdl_ln可以驱动多层级子字线。例如，第一水平级子字线驱动器电路swdl_l1可以驱动最低级l1的子字线。第一水平级子字线驱动器电路swdl_ln可以驱动最高级ln的子字线。这样，可以将第一水平级子字线驱动器电路swdl_l1至swdl_ln形成为对应于每一层的子字线。用于驱动最低级l1的子字线的第一水平级子字线驱动器电路swdl_l1可以设置在子字线驱动器电路swd的中央。用于驱动最高级ln的子字线的第一水平级子字线驱动器电路swdl_ln可以位于子字线驱动器电路swd的边缘。
第二子字线驱动器电路swdr可以包括第二水平级子字线驱动器电路swdr_l1至swdr_ln。第二水平级子字线驱动器电路swdr_l1至swdr_ln可以指横向布置的多个子字线驱动器电路。第二水平级子字线驱动器电路swdr_l1至swdr_ln可以驱动多层级l1至ln的子字线。例如，第二水平级子字线驱动器电路swdr_l1可以驱动最低级l1的子字线，以及第二水平级子字线驱动器电路swdr_ln可以驱动最高级ln的子字线。这样，第二水平级子字线驱动器电路swdr_l1至swdr_ln可以形成为对应于每一层的子字线。用于驱动最低级l1的子字线的第二水平级子字线驱动器电路swdr_l1可以设置在子字线驱动器电路swd的中央。用于驱动最高级ln的子字线的第二水平级子字线驱动器电路swdr_ln可以位于子字线驱动器电路swd的边缘。
如图21所示，第一水平级子字线驱动器电路swdl_l1至swdl_ln和第二水平级子字线驱动器电路swdr_l1至swdr_ln中的每个可以包括第一组和第二组子字线驱动器电路g11_swd、g12_swd、g21_swd和g22_swd。
多层级l1至ln的子字线之中的每一级的子字线可以通过参考图21描述的方法来驱动。
参考图23，存储器件600可以包括多个存储单元区块mat11、mat12、mat21和mat22。存储单元区块mat11、mat12、mat21和mat22可以沿行方向和列方向布置，并且可以包括四个存储单元区块mat11、mat12、mat21和mat22。
存储单元区块mat11、mat12、mat21和mat22中的每个可以是多层级存储单元区块。因此，存储单元区块mat11、mat12、mat21和mat22中的每个可以包括多层级l1至ln的子字线。子字线的高度可以从最低级l1到最高级ln逐渐增大。在每一级处，多个子字线可以被布置成水平布置。例如，如图21所示，在每一级处，八个子字线swl1至swl8可以被布置成水平布置。
子字线驱动器电路swd_h可以设置在第一存储单元区块mat11与第二存储单元区块mat12之间。子字线驱动器电路swd_h可以包括第一子字线驱动器电路swdl和第二子字线驱动器电路swdr。子字线驱动器电路swd_l可以设置在第三存储单元区块mat21与第四存储单元区块mat22之间。子字线驱动器电路swd_l可以以与子字线驱动器电路swd_h相同的方式包括第一子字线驱动器电路swdl和第二子字线驱动器电路swdr。子字线驱动器电路swd_h和swd_l可以与图22的子字线驱动器电路swd相同。
在图23的存储器件600中，两个存储单元区块mat11和mat21的在列方向上的子字线驱动器电路swd_h和swd_l可以共享第一主字线mwl1和第二主字线mwl2。因此，可以通过1:16编码方案来驱动子字线。换言之，可以通过一个主字线将16个子字线驱动器激活，从而驱动16个子字线。
为了彼此共享第一主字线mwl1和第二主字线mwl2，例如，在列方向上相邻的子字线驱动器的栅极，可以彼此耦接。
根据本发明的一些实施例，第一子空穴电路sh1和第二子空穴电路sh2可以设置在衬底上方以与存储单元区块重叠。换言之，除了第一子空穴电路sh1和第二子空穴电路sh2位于上存储单元区块与下存储单元区块之间的结构之外，第一子空穴电路sh1和第二子空穴电路sh2还可以位于每个存储单元区块下方。
根据上述本发明的实施例，可以通过将子字线驱动器电路布置在存储单元区块下方来增加净裸片。
图24a至图24e是示出根据本发明的另一实施例的存储器件的示图。
参考图24a，存储器件700可以包括存储单元区块mat1和外围电路部分prp。存储单元区块mat1可以位于外围电路部分prp上方。存储单元区块mat1可以包括多个子字线。例如，存储单元区块mat1可以包括八个子字线swl1至swl8。正如图14所示，子字线swl1至swl8可以各自由竖直层叠的子字线形成。
外围电路部分prp可以包括至少一个或更多个控制电路。外围电路部分prp可以包括子字线驱动器电路swd。子字线驱动器电路swd可以位于存储单元区块mat1的一侧边缘的下方。子字线驱动器电路swd可以不位于存储单元区块mat1的另一侧边缘的下方。
子字线驱动器电路swd可以位于存储单元区块mat1的一侧端部下方。这里，存储单元区块mat1的一侧端部可以是在子字线swl1至swl8的一侧的子字线swl1至swl8的阶梯端部。子字线驱动器电路swd可以驱动所有子字线swl1至swl8。
子字线驱动器电路swd可以不位于子字线swl1至swl8的另一侧上的阶梯端部的下方。
参考图24b，存储器件710可以包括多个存储单元区块mat1和mat2。存储单元区块mat1和mat2可以沿行方向布置。
子字线驱动器电路swd可以位于存储单元区块mat1和mat2的一侧端部下方。这里，存储单元区块mat1和mat2的一侧端部可以是子字线swl1至swl8的阶梯端部。子字线驱动器电路swd可以驱动所有子字线swl1至swl8。
从存储单元区块mat1的角度来看，子字线驱动器电路swd可以位于存储单元区块mat1的右侧下方。子字线驱动器电路swd可以不位于存储单元区块mat1的左侧下方。从存储单元区块mat2的角度来看，子字线驱动器电路swd可以位于存储单元区块mat2的右侧下方。子字线驱动器电路swd可以不位于存储单元区块mat2的左侧下方。
参考图24c，存储器件720可以包括多个存储单元区块mat1和mat2。存储单元区块mat1和mat2可以沿行方向布置。
子字线驱动器电路swd可以位于存储单元区块mat1和mat2的一侧端部下方。这里，存储单元区块mat1和mat2的一侧端部可以是子字线swl1至swl8一侧上的阶梯端部。子字线驱动器电路swd可以驱动所有子字线swl1至swl8。
从存储单元区块mat1的角度来看，子字线驱动器电路swd可以位于存储单元区块mat1的左侧下方。子字线驱动器电路swd可以不位于存储单元区块mat1的右侧下方。从存储单元区块mat2的角度来看，子字线驱动器电路swd可以位于存储单元区块mat2的右侧下方。子字线驱动器电路swd可以不位于存储单元区块mat2的左侧下方。
参考图24d，存储器件730可以包括多个存储单元区块mat1和mat2。存储单元区块mat1和mat2可以在行方向上交替地布置。
子字线驱动器电路swd可以位于存储单元区块mat1和mat2的一侧端部下方。
从存储单元区块mat1的角度来看，子字线驱动器电路swd可以位于存储单元区块mat1的左侧下方。子字线驱动器电路swd可以不位于存储单元区块mat1的右侧下方。从存储单元区块mat2的角度来看，子字线驱动器电路swd可以位于存储单元区块mat2的右侧下方。子字线驱动器电路swd可以不位于存储单元区块mat2的左侧下方。
参考图24e，存储器件740可以包括多个存储单元区块mat1和mat2。存储单元区块mat1和mat2可以在行方向上交替地布置。
子字线驱动器电路swd可以位于存储单元区块mat1和mat2的一侧端部下方。
从存储单元区块mat1的角度来看，子字线驱动器电路swd可以位于存储单元区块mat1的右侧下方。子字线驱动器电路swd可以不位于存储单元区块mat1的左侧下方。从存储单元区块mat2的角度来看，子字线驱动器电路swd可以位于存储单元区块mat2的右侧下方。子字线驱动器电路swd可以不位于存储单元区块mat2的左侧下方。
参考图24a至图24e，可以通过减小子字线驱动器电路swd的占用面积来增加净裸片。
根据本发明的实施例，可以通过竖直地层叠存储单元以形成三维结构来提高单元密度并减小寄生电容。
根据本发明的实施例，因为存储单元的晶体管包括双字线，所以可以防止竖直地层叠的存储单元之间的干扰。
根据本发明的实施例，由于位线形成为与外围结构的平面垂直地取向，因此可以减小位线电阻。
根据本发明的实施例，可以通过将存储单元竖直地层叠在外围电路部分的上部或下部中来实现在有限面积内高度集成的存储器件。
根据本发明的实施例，通过在存储单元区块下方形成子字线驱动器，特性裕度可以根据晶体管间距的增大而改善。
尽管已经针对特定实施例描述了本发明，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。
本文用于企业家、创业者技术爱好者查询，结果仅供参考。
