一种多相DDS产生线性调频信号装置和方法与流程

技术特征：
1.一种多相dds产生线性调频信号装置，其特征在于，所述装置包括依次连接的：频率累加器模块、相位累加器模块，s组串联设置的相位补偿模块和相位/幅度转换器模块，并串转换模块、数模转换器模块和低通滤波器模块，其中：当s大于2时，多组串联设置的相位补偿模块和相位/幅度转换器模块并联分别与所述相位累加器模块和所述并串转换模块连接。2.根据权利要求1所述的一种多相dds产生线性调频信号装置，其特征在于，所述频率累加器模块的工作时钟频率为f
clk_l
，每个clk_l时钟周期对位宽为n的调频斜率字dftw进行一次累加，然后与位宽为n的起始频率字ftw0相加，得到位宽为n的频率控制字ftw；所述相位累加器模块的工作时钟频率为f
clk_l
，每个clk_l时钟周期对位宽为n的频率控制字ftw进行一次累加，得到位宽为n的相位累加字pha；所述相位补偿模块的工作时钟频率为f
clk_l
，基于设定的计算公式，每个clk_l时钟周期计算一次位宽为n的相位补偿值off_x，并与位宽为n的相位累加字pha相加，得到经过相位补偿后，位宽为n的相位累加字pha_x；所述相位/幅度转换器模块的工作时钟频率为f
clk_l
，每个clk_l时钟周期对位宽为n的相位累加字pha_x进行截位处理，得到位宽为k的相位累加字，然后将该位宽为k的相位累加字作为rom表的地址进行查表，完成相位到幅度的转换，得到位宽为m且速率为f
clk_l
的数字幅度信号dig_x；所述并串转换模块输入端的工作时钟频率为f
clk_l
，并串转换模块输出端的工作时钟频率为f
clk_h
，f
clk_h
的频率是f
clk_l
的s倍，其中s为多相dds的相数，每个clk_l时钟周期对s路位宽为m且速率为f
clk_l
的数字幅度信号dig_x进行并串转换，得到一路位宽为m且速率为f
clk_h
的高速数字幅度信号h_dig；所述数模转换器模块工作时钟频率为f
clk_h
，每个clk_h时钟周期对输入的高速数字幅度信号h_dig进行数模转换，得到模拟信号ana；所述低通滤波器模块，对模拟信号进行低通滤波，得到最终所需的线性调频信号lfm。3.根据权利要求2所述的一种多相dds产生线性调频信号装置，其特征在于，所述相位补偿模块，基于设定的计算公式，实时计算出多相dds产生线性调频信号的相位累加字和单相dds产生线性调频信号的相位累加字之间的相位差，然后对多相dds每相的相位累加字进行补偿，使得多相dds产生的相位累加字单相dds产生的相位累加字相等，从而实现多相dds产生的线性调频信号与单相dds产生的线性调频信号一致。4.根据权利要求2所述的一种多相dds产生线性调频信号装置，其特征在于，所述并串转换模块在fpga芯片和/或dac芯片中实现。5.一种多相dds产生线性调频信号方法，其特征在于，所述方法包括以下步骤：步骤1：频率累加器模块，相位累加器模块，相位补偿模块和相位/幅度转换器模块的工作时钟频率为f
clk_l
，并串转换器模块输入端的工作时钟频率为f
clk_l
，并串转换器模块输出端的工作时钟频率为f
clk_h
，数模转换器模块的工作时钟频率为f
clk_h
，f
clk_h
的频率是f
clk_l
的s倍，其中s为多相dds的相数，如下式所示：f
clk_h
＝f
clk_l
×
s步骤2：根据线性调频信号起始频点f0，单位为hz，数模转换器的转换速率f
clk_h
，单位为hz，计算出位宽为n的起始频率字f0，如下式所示：
步骤3：根据线性调频信号调频斜率β，单位为hz/s，计算出位宽为n的调频斜率字df，如下式所示：步骤4：根据多相dds的相数s，计算出多相dds位宽为n的起始频率字ftw0和位宽为n的调频斜率字dftw，如下面所示：ftw0＝f0
×
sdftw＝df
×
s步骤5：频率累加器模块的工作时钟频率为f
clk_l
，每个clk_l时钟周期对位宽为n的调频斜率字dftw进行一次累加，然后与位宽为n的起始频率字ftw0相加，得到位宽为n的频率控制字ftw，如下式所示：步骤6：相位累加器模块的工作时钟频率为f
clk_l
，每个clk_l时钟周期对位宽为n的频率控制字ftw进行一次累加，得到位宽为n的相位累加字pha，如下式所示：步骤7：相位累加字pha分成s路，分别进入s个相位补偿模块；步骤8：相位补偿模块的工作时钟频率为f
clk_l
，在每个相位补偿模块中，每个clk_l时钟周期计算一次位宽为n的相位补偿值off_x，并对相位累加字pha与每相的相位补偿字off_x进行相加，得到补偿后的相位补偿字pha_x，如下式所示：pha_x[n]＝pha[n] off_x[n]，其中x＝1～s步骤9：相位/幅度转换器模块的工作时钟频率为f
clk_l
，在每个相位/幅度转换器模块中，每个clk_l时钟周期对位宽为n的相位累加字pha_x进行截位处理，得到位宽为k的相位累加字，然后将该位宽为k的相位累加字作为rom表的地址进行查表，完成相位到幅度的转换，得到位宽为m且速率为f
clk_l
的数字幅度信号dig_x；步骤10：并串转换模块输入端的工作时钟频率为f
clk_l
，并串转换模块输出端的工作时钟频率为f
clk_h
，f
clk_h
的频率是f
clk_l
的s倍，其中s为多相dds的相数，每个clk_l时钟周期对s路位宽为m且速率为f
clk_l
的数字幅度信号dig_x进行并串转换，得到一路位宽为m且速率为f
clk_h
的高速数字幅度信号h_dig；步骤11：数模转换器模块的工作时钟频率为f
clk_h
，每个clk_h时钟周期对输入的高速数字幅度信号h_dig进行数模转换，得到模拟信号ana；步骤12：模拟信号ana输入到低通滤波器模块，对模拟信号进行滤波，得到所需的线性调频信号lfm。
6.根据权利要求5所述的方法，其特征在于，所述相位补偿模块，在计算相位补偿字时，包括以下步骤：步骤a：相位补偿模块的工作时钟频率为f
clk_l
，在每一个clk_l时钟周期中计算出相应的相位补偿字off_1～off_s，一共有s个相位补偿模块，具体计算公式如下面所示：off_x[n]＝d_x[n]
‑
(s
‑
x)
×
f0，其中x＝1～s其中d_x[n]是用来补偿df在多相dds产生线性调频信号相对于单相dds产生线性调频信号所引入的相位差，(s
‑
x)
×
f0是用来补偿f0在多相dds产生线性调频信号相对于单相dds产生线性调频信号所引入的相位差；步骤b：d_x[n]的计算公式如下式所示：d_x[n]＝d_s[n
‑
1] c_x[n]，其中x＝1～s其中d_s[n
‑
1]为前一个clk_l时钟周期，多相dds第s相用来补偿df在多相dds产生线性调频信号相对于单相dds产生线性调频信号所引入的相位差，d_s[n
‑
1]的初始值，即n＝1时的值，如下式所示：d_s[0]＝0步骤c：c_x[n]的计算公式如下式所示：c_x[n 1]＝c_x[n] (x
‑
1)
×
s
×
df，其中x＝1～sc_x[n]的初始值，即n＝1时的值，如下式所示：其中x＝1～s。

技术总结
本申请提供了一种多相DDS产生线性调频信号装置，所述装置包括依次连接的：频率累加器模块、相位累加器模块，S组串联设置的相位补偿模块和相位/幅度转换器模块，并串转换模块、数模转换器模块和低通滤波器模块，其中：当S大于2时，多组串联设置的相位补偿模块和相位/幅度转换器模块并联分别与所述相位累加器模块和所述并串转换模块连接。所述并串转换模块连接。所述并串转换模块连接。


技术研发人员：周兴云 杨徐路 于翔 黄凯旋 王瀚卿
受保护的技术使用者：上海航天电子通讯设备研究所
技术研发日：2021.07.02
技术公布日：2021/10/8