一种大电流的多通道MOSFET管的制作方法

一种大电流的多通道mosfet管
技术领域
1.本发明涉及二极管，具体公开了一种大电流的多通道mosfet管。


背景技术：

2.mosfet管又称金属
‑
氧化物半导体场效应晶体管，具有噪声小、功耗低、动态范围大、易于集成、没有二次击穿、安全工作区域宽等优点。
3.mosfet管的源极和漏极可以互换，栅压也可正可负，灵活性好，mosfet管在大规模集成电路中得到广泛的应用，通过调节栅极能够控制源极和漏极之间沟道的通断。现有技术中，mosfet管的导通电流较小，不适于大功率电路的应用需求，可应用的电路类型有限。


技术实现要素：

4.基于此，有必要针对现有技术问题，提供一种大电流的多通道mosfet管，导通电流大，可适应大功率电路的工作需求，且能够形成多组控制线路。
5.为解决现有技术问题，本发明公开一种大电流的多通道mosfet管，包括衬底，衬底上设有绝缘本体，绝缘本体中设有沿y方向延伸的栅极层，栅极层在x方向的两面以及底面均覆盖有栅极间隔层，栅极层中设有m个在y方向上间隔分布的通断模块，m为大于1的整数，栅极层上连接有避开通断模块的栅极接触层；通断模块的x方向两端分别连接有均位于绝缘本体中的源极层和漏极层，源极层和漏极层的底端均与衬底连接，源极层上连接有位于绝缘本体上方的源极接触层，漏极层上连接有位于绝缘本体上方的漏极接触层；通断模块包括若干交替层叠的沟道层和栅极调节通道层，沟道层的外表面包裹有沟道间隔层，沟道层在x方向的两端分别与源极层和漏极层连接，栅极调节通道层在y方向的两端均与栅极层连接；衬底和沟道层为第一导电型半导体材料层，源极层和漏极层为第二导电型半导体材料层。
6.进一步的，不同通断模块中的沟道层数量不同。
7.进一步的，衬底和沟道层均为第一导电型的碳化硅层或硅锗层，栅极层和漏极层均为第二导电型的碳化硅层或硅锗层。
8.进一步的，源极层的底部连接有位于衬底中的源极延伸部，漏极层的底部连接有位于衬底中的漏极延伸部，源极延伸部和漏极延伸部均为的扇形结构，源极延伸部和漏极延伸部均为第二导电型半导体材料层。
9.进一步的，通断模块中最底层的为栅极调节通道层，源极延伸部靠近漏极延伸部的一端连接有源极侧延部，漏极延伸部靠近源极延伸部的一端连接有漏极侧延部，源极侧延部和漏极侧延部均为第二导电型半导体材料层。
10.进一步的，源极侧延部的掺杂浓度小于源极层的掺杂浓度，漏极侧延部的掺杂浓度小于漏极层的掺杂浓度。
11.进一步的，绝缘本体为氮氧化硅层。
12.进一步的，源极接触层和漏极接触层为钨金属层或钴金属层，栅极接触层和栅极层为钨金属层或钴金属层，栅极调节通道层为氮化钛金属层。
13.进一步的，通断模块的顶部设有绝缘层。
14.进一步的，栅极间隔层和沟道间隔层为二氧化硅层或氮化硅层。
15.本发明的有益效果为：本发明公开一种大电流的多通道mosfet管，各组通断模块配合对应的源极层和漏极层，能够形成多组控制线路，集成度高，可适应性强，只设置一个栅极实现控制，可有效简化结构，降低加工难度，通断模块中均设置有多个沟道层，可显著增大导通电流，可适应大功率电路的工作需求，适用范围广。
附图说明
16.图1为本发明的立体结构示意图。
17.图2为本发明沿图1中a
‑
a’的剖面结构示意图。
18.图3为本发明沿图1中b
‑
b’的剖面结构示意图。
19.附图标记：衬底10、源极延伸部11、源极侧延部111、漏极延伸部12、漏极侧延部121、绝缘本体20、源极层21、源极接触层211、漏极层22、漏极接触层221、栅极层30、栅极间隔层31、栅极接触层32、通断模块40、绝缘层401、沟道层41、沟道间隔层411、栅极调节通道层42。
具体实施方式
20.为能进一步了解本发明的特征、技术手段以及所达到的具体目的、功能，下面结合附图与具体实施方式对本发明作进一步详细描述。
21.参考图1至图3。
22.本发明实施例公开一种大电流的多通道mosfet管，包括衬底10，衬底10上设有绝缘本体20，即衬底10的z方向一端设有绝缘本体20，绝缘本体20中设有沿y方向延伸的栅极层30，栅极层30在x方向穿过的两面以及底面均覆盖有栅极间隔层31，沿xz面作为截面，栅极间隔层31为u形，栅极间隔层31的底面连接于衬底10上，栅极层30中设有m个在y方向上间隔分布的通断模块40，m为大于1的整数，栅极层30上连接有避开通断模块40的栅极接触层32；每个通断模块40的x方向两端分别连接有均位于绝缘本体20中的源极层21和漏极层22，源极层21和漏极层22的底端均与衬底10连接，源极层21上连接有位于绝缘本体20上方的源极接触层211，漏极层22上连接有位于绝缘本体20上方的漏极接触层221，即源极层21和漏极层22均贯穿绝缘本体20的上下表面；各个通断模块40均为以下结构：通断模块40包括若干交替层叠的沟道层41和栅极调节通道层42，沟道层41和栅极调节通道层42的数量值均为大于1的整数，沟道层41的外表面包裹有沟道间隔层411，沟道层41在x方向的两端分别与源极层21和漏极层22连接，即沟道层41同时贯穿沟道间隔层411和栅极间隔层31在x方向的两端，栅极调节通道层42在y方向的两端均与栅极层30连接，各个通断模块40中的沟道层41数量相同或不同；衬底10和沟道层41为第一导电型半导体材料层，源极层21和漏极层22为第二导电
型半导体材料层，第一导电型和第二导电型为p型或n型，即衬底10和沟道层41均p型半导体材料层、源极层21和漏极层22均为n型半导体材料层，或衬底10和沟道层41均n型半导体材料层、源极层21和漏极层22均为p型半导体材料层，p型半导体材料为掺杂有p区元素的半导体材料，n型半导体材料为掺杂有n区元素的半导体材料。
23.本发明设置有一个栅极和多个源极、漏极，同一通断模块40以及两端的源极层21和漏极层22组成一个微型mos管单元，本发明内部能够形成多组微型mos管单元，可以对多组线路进行控制，集成度高，且只设置有一个栅极，可有效简化mosfet管的结构，可有效降低mosfet管的制作难度，该栅极能够同时对各个微型mos管单元的线路通断进行调控；每个通断模块40中均设置有多个沟道层41，能够同时供源极层21和漏极层22实现导通或断开，瞬时可通过的导通电流值能够得到显著的扩大，可有效满足大功率电路的使用需求；设计各个通断模块40中的沟道层41数量可以相同或不同，能够令各个通断模块40形成导通电流大小相同或不同的导通效果，可适应性更强。
24.在本实施例中，不同通断模块40中的沟道层41数量不同，与之匹配的栅极调节通道层42数量也不同，在同一封装结构中，各通断模块40能够形成导通电流大小不同的沟道组，根据需求将各个通断模块40两端的源极接触层211和漏极接触层221连接到对应的线路中，能够适配线路中不同的应用需求，通用性强，集成度高。
25.在本实施例中，衬底10和沟道层41均为掺杂有第一导电型元素的碳化硅层或硅锗层，栅极层30和漏极层22均为掺杂有第二导电型元素的碳化硅层或硅锗层。
26.在本实施例中，源极层21的底部连接有位于衬底10中的源极延伸部11，漏极层22的底部连接有位于衬底10中的漏极延伸部12，源极延伸部11和漏极延伸部12均为曲面正对衬底10中心的扇形结构，通过扇形的结构能够有效提高漏极延伸部12和源极延伸部11的抗击穿性能，可有效提高整体结构的可靠性，源极延伸部11和漏极延伸部12均为第二导电型半导体材料层。
27.基于上述实施例，通断模块40中各层结构位于最底层的为栅极调节通道层42，能够令衬底10顶部区域能够形成额外的导电沟道，从而有效增大该位置源极层21和漏极层22之间的导通电流，源极延伸部11靠近漏极延伸部12的一端连接有源极侧延部111，漏极延伸部12靠近源极延伸部11的一端连接有漏极侧延部121，通过源极侧延部111和漏极侧延部121能够有效降低位于衬底10处沟道表面的电阻，从而有效进一步其导通电流，源极侧延部111和漏极侧延部121均为第二导电型半导体材料层。
28.基于上述实施例，源极侧延部111的掺杂浓度小于源极层21的掺杂浓度，漏极侧延部121的掺杂浓度小于漏极层22的掺杂浓度能够有效降低位于衬底10处导电沟道表面的电阻，可有效降低启动电压，响应更迅敏。
29.在本实施例中，绝缘本体20为氮氧化硅层，使用氮氧化硅制作绝缘本体20，能够有效防止载流子之间的隧穿效应，能够有效确保mosfet管中各沟道内所形成电流的可靠性。
30.在本实施例中，源极接触层211和漏极接触层221为钨金属层或钴金属层，栅极接触层32和栅极层30为钨金属层或钴金属层，栅极调节通道层42为氮化钛金属层，氮化钛金属为功函数金属，具有良好的控制调节性能，为降低加工难度，栅极调节通道层42的材料可以与栅极层30的材料相同。
31.在本实施例中，每个通断模块40的顶部均设有一绝缘层401。
32.在本实施例中，栅极间隔层31和沟道间隔层411为二氧化硅层或氮化硅层。
33.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。