半导体器件结构及制备方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件结构及制备方法。


背景技术：

2.随着半导体存储技术的快速发展，缩小半导体器件结构尺寸是提高器件性能的重要方向。对于动态随机存储器(dynamic random access memory，简称： dram)来说，关键尺寸缩小到20nm以下时，将会导致相邻电容接触结构与位线之间、位线与位线之间、电容接触结构与电容接触结构之间的寄生耦合效应愈加明显，且密集程度逐渐增加，必然会影响集成电路的开启速度甚至集成电路的良率和可靠性。


技术实现要素：

3.基于此，有必要针对上述背景技术中的问题，提供一种半导体器件结构及制备方法，以降低相邻电容接触结构与位线之间、位线与位线之间、电容接触结构与电容接触结构之间的耦合效应和寄生电容，提高集成电路的开启速度、良率及可靠性。
4.为解决上述技术问题，本技术的第一方面提出一种半导体器件结构的制备方法，包括：
5.提供衬底；
6.于所述衬底上形成若干个平行间隔排布的初始位线，所述初始位线沿第一方向延伸；所述初始位线包括位元线及位于所述位元线侧壁的初始位线隔离结构；
7.于所述衬底上形成若干个图形单元，所述图形单元沿第二方向延伸，所述第一方向与所述第二方向相交，以于相邻所述图形单元之间及相邻所述初始位线之间形成电容接触孔；
8.于所述电容接触孔内形成电容接触结构，所述电容接触结构的上表面低于所述图形结构的上表面及所述初始位线的上表面；
9.于所述初始位线隔离结构内形成第一空气隔离层，以得到位线隔离结构，并于所述图形单元高于所述电容接触结构的部分形成图形单元隔离结构，所述图形单元隔离结构内形成有第二空气隔离层；所述位线隔离结构与所述位元线共同构成位线。
10.本技术第二方面提出一种半导体器件结构，包括：
11.衬底；
12.若干个位线，位于所述衬底上；所述位线沿第一方向延伸；所述位线包括位元线及位于所述位元线侧壁的位线隔离结构，所述位线隔离结构内具有第一空气隔离层；
13.若干个图形单元，位于所述衬底上，所述图形单元沿第二方向延伸，所述第一方向与所述第二方向相交；
14.电容接触结构，位于所述衬底上，且位于相邻所述图形单元之间及相邻所述位线之间；所述电容接触结构的上表面低于所述图形结构的上表面及所述位线的上表面；
15.图形单元隔离结构，位于所述电容接触结构上，且位于所述图形单元的侧壁上，所
述图形单元侧壁内具有第二空气隔离层。
16.于上述实施例提供的半导体器件结构及制备方法中，提供衬底；于衬底上形成若干个平行间隔排布的初始位线，初始位线沿第一方向延伸；初始位线包括位元线及位于位元线侧壁的初始位线隔离结构；于衬底上形成若干个图形单元，图形单元沿第二方向延伸，第一方向与第二方向相交，以于相邻图形单元之间及相邻初始位线之间形成电容接触孔；于电容接触孔内形成电容接触结构，电容接触结构的上表面低于图形结构的上表面及初始位线的上表面；于初始位线隔离结构内形成第一空气隔离层，以得到位线隔离结构，并于图形单元高于电容接触结构的部分形成图形单元隔离结构，图形单元隔离结构内形成有第二空气隔离层；位线隔离结构与位元线共同构成位线，以介电常数最小的介质(空气)作为空气隔离层形成位线隔离结构及图形单元隔离结构，降低相邻电容接触结构与位线之间、位线与位线之间、电容接触结构与电容接触结构之间的寄生电容和耦合效应，从而降低集成电路延迟，提高半导体器件的响应速度、良率及可靠性。
17.上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
18.为了更清楚地说明本技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
19.图1为本技术一实施例中提供的半导体器件结构的制备方法的流程示意图；图2
‑
3为本技术一实施例中提供的半导体器件结构的结构示意图，其中，图2中为半导体器件结构的立体图，图3为图2的截面结构示意图，图3中的(a) 图为沿图2中aa’方向截取的局部截面结构示意图，图3中的(b)图为图2 中沿bb’方向截取的局部截面结构示意图；
20.图4为本技术一实施例中提供的去除第二介质层高于电容接触结构的部分的局部截面结构示意图，其中，图4中的(a)图为沿图2中aa’方向截取的局部截面结构示意图，图4中的(b)图为图2中沿bb’方向截取的局部截面结构示意图；
21.图5为本技术一实施例中提供的去除第三介质层高于电容接触结构的部分的局部截面结构示意图，其中，图5中的(a)图为沿图2中aa’方向截取的局部截面结构示意图，图5中的(b)图为图2中沿bb’方向截取的局部截面结构示意图；
22.图6为本技术一实施例中提供的形成牺牲材料层的局部截面结构示意图，其中，图6中的(a)图为沿图2中aa’方向截取的局部截面结构示意图，图6 中的(b)图为图2中沿bb’方向截取的局部截面结构示意图；
23.图7为本技术一实施例中提供的形成牺牲层的局部截面结构示意图，其中，图7中的(a)图为沿图2中aa’方向截取的局部截面结构示意图，图7中的 (b)图为图2中沿bb’方向截取的局部截面结构示意图；
24.图8为本技术一实施例中提供的形成第四介质材料层的局部截面结构示意图，其中，图8中的(a)图为沿图2中aa’方向截取的局部截面结构示意图，图8中的(b)图为图2中沿bb’方向截取的局部截面结构示意图；
25.图9为本技术一实施例中提供的形成第四介质层的局部截面结构示意图，其中，图9中的(a)图为沿图2中aa’方向截取的局部截面结构示意图，图9 中的(b)图为图2中沿bb’方向截取的局部截面结构示意图；
26.图10为本技术一实施例中提供的去除牺牲层的局部截面结构示意图，其中，图10中的(a)图为沿图2中aa’方向截取的局部截面结构示意图，图10中的(b)图为图2中沿bb’方向截取的局部截面结构示意图；
27.图11为本技术一实施例中提供的去除第二介质层以形成第一子空气隔离层的局部截面结构示意图，其中，图11中的(a)图为沿图2中aa’方向截取的局部截面结构示意图，图11中的(b)图为图2中沿bb’方向截取的局部截面结构示意图；
28.图12为本技术另一实施例中提供的形成牺牲材料层的局部截面结构示意图，其中，图12中的(a)图为沿图2中aa’方向截取的局部截面结构示意图，图 12中的(b)图为图2中沿bb’方向截取的局部截面结构示意图；
29.图13为本技术另一实施例中提供的形成牺牲层的局部截面结构示意图，其中，图13中的(a)图为沿图2中aa’方向截取的局部截面结构示意图，图13 中的(b)图为图2中沿bb’方向截取的局部截面结构示意图；
30.图14为本技术另一实施例中提供的形成第四介质材料层的局部截面结构示意图，其中，图14中的(a)图为沿图2中aa’方向截取的局部截面结构示意图，图14中的(b)图为图2中沿bb’方向截取的局部截面结构示意图；
31.图15为本技术另一实施例中提供的形成第四介质层的局部截面结构示意图，其中，图15中的(a)图为沿图2中aa’方向截取的局部截面结构示意图，图 15中的(b)图为图2中沿bb’方向截取的局部截面结构示意图；
32.图16为本技术另一实施例中提供的去除牺牲层以形成第二子空气隔离层的局部截面结构示意图，其中，图16中的(a)图为沿图2中aa’方向截取的局部截面结构示意图，图16中的(b)图为图2中沿bb’方向截取的局部截面结构示意图；
33.图17为本技术一实施例中提供的形成覆盖介质层的局部截面结构示意图，其中，图17中的(a)图为沿图2中aa’方向截取的局部截面结构示意图，图 17中的(b)图为图2中沿bb’方向截取的局部截面结构示意图。
34.附图标记说明：10
‑
衬底，11
‑
浅沟槽隔离结构，101
‑
位线接触结构；
35.12
‑
埋入式栅极字线，121
‑
第一字线导电层，122
‑
第二字线导电层，123
‑
填充介质层；13
‑
绝缘介质层，131
‑
第一绝缘介质层，132
‑
第二绝缘介质层；
36.20
‑
初始位线，21
‑
位元线，211
‑
本征多晶硅层，212
‑
第一位线导电层，213
‑ꢀ
第二位线导电层，214
‑
位元线介质层；
37.22
‑
初始位线隔离结构，221
‑
第一介质层，222
‑
第二介质层，223
‑
第三介质层；
38.23
‑
牺牲层，231
‑
牺牲材料层；
39.24
‑
第四介质层，241
‑
第四介质材料层；
40.25
‑
第五介质层，26
‑
第一空气隔离层，261
‑
第一子空气隔离结构，262
‑
第二子空气隔离结构，27
‑
位线隔离结构；
41.30
‑
图形单元，31
‑
图形单元隔离结构，311
‑
第二空气隔离层；
42.40
‑
电容接触结构；
43.28
‑
覆盖介质层。
具体实施方式
44.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
45.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
46.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
47.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在... 之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
48.在此使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
49.这里参考作为本技术的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本技术的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本技术的范围。
50.在本技术的一个实施例中，如图1所示，提供了一种半导体器件结构的制备方法，包括如下步骤：
51.步骤s10：提供衬底；
52.步骤s20：于衬底上形成若干个平行间隔排布的初始位线，初始位线沿第一方向延伸；初始位线包括位元线及位于位元线侧壁的初始位线隔离结构；
53.步骤s30：于衬底上形成若干个图形单元，图形单元沿第二方向延伸，第一方向与第二方向相交，以于相邻图形单元之间及相邻初始位线之间形成电容接触孔；
54.步骤s40：于电容接触孔内形成电容接触结构，电容接触结构的上表面低于图形结构的上表面及初始位线的上表面；
55.步骤s50：于初始位线隔离结构内形成第一空气隔离层，以得到位线隔离结构，并于图形单元高于电容接触结构的部分形成图形单元隔离结构，图形单元隔离结构内形成有第二空气隔离层；位线隔离结构与位元线共同构成位线。
56.于上述实施例提供的半导体器件结构的制备方法中，提供衬底；于衬底上形成若干个平行间隔排布的初始位线，初始位线沿第一方向延伸；初始位线包括位元线及位于位元线侧壁的初始位线隔离结构；于衬底上形成若干个图形单元，图形单元沿第二方向延伸，第一方向与第二方向相交，以于相邻图形单元之间及相邻初始位线之间形成电容接触孔；于电容接触孔内形成电容接触结构，电容接触结构的上表面低于图形结构的上表面及初始位线的上表面；于初始位线隔离结构内形成第一空气隔离层，以得到位线隔离结构，并于图形单元高于电容接触结构的部分形成图形单元隔离结构，图形单元隔离结构内形成有第二空气隔离层；位线隔离结构与位元线共同构成位线，以介电常数最小的介质(空气)作为空气隔离层形成位线隔离结构及图形单元隔离结构，降低相邻电容接触结构与位线之间、位线与位线之间、电容接触结构与电容接触结构之间的寄生电容和耦合效应，从而降低集成电路延迟，提高半导体器件的响应速度、良率及可靠性。
57.作为示例，如图2
‑
3所示，提供的衬底10包括但不仅限于硅衬底；衬底10 内形成有若干个浅沟槽隔离结构11及有源区(图中未示出)，浅沟槽隔离结构隔离出多个呈阵列排布的有源区，图3中的(a)图未示出浅沟槽隔离结构11。衬底10内还形成有埋入式栅极字线12，埋入式栅极字线12沿第二方向延伸。埋入式栅极字线12包括第一字线导电层121、第二字线导电层122及填充介质层123，第二字线导电层122覆盖第一字线导电层121的侧壁及底部，填充介质层123覆盖第一字线导电层121及第二字线导电层122；栅极字线12还包括栅氧化层(图中未示出)，位于第一字线导电层的外表面。字线12与图形单元30 之间还具有绝缘介质层13，初始位线隔离结构22与衬底10之间同样形成有绝缘介质层13，绝缘介质层13包括第一绝缘介质层131及第二绝缘介质层132，第一绝缘介质层131位于衬底10上，第二绝缘介质层132位于第一绝缘介质层的侧壁及底部。其中，位于初始位线隔离结构22与衬底10之间、字线12与图形单元30之间的绝缘介质层13可同时形成。
58.作为示例，第一方向x与第二方向y可以斜交，可以垂直相交；其中，本实施例及图2中以第一方向x与第二方向y垂直相交作为示例。
59.作为示例，请继续参考图2和图3位元线21包括由下至上依次层叠的本征多晶硅层211、第一位线导电层212、第二位线导电层213及位元线介质层214。衬底10与位元线21之间还具有位线接触结构101，位线接触结构101位于第一位线导电层212及衬底10之间，位线接触结构101可以包括但不仅限于掺杂多晶硅层。
60.在一个实施例中，初始位线隔离结构22包括自位元线21向外依次层叠的第一介质层221、第二介质层222及第三介质层223。初始位线隔离结构22可以为氧化硅
‑
氮化硅
‑
氧化
硅，即“ono”三明治结构，并不限于此。第一介质层 221的材质可以包括但不仅限于氧化硅或氮化硅；第二介质层222的材质可以包括但不仅限于氧化硅或氮化硅；第三介质层223的材质可以包括但不仅限于氧化硅或氮化硅。
61.作为示例，步骤s40：于电容接触孔内(图中未示出)形成电容接触结构 40，电容接触结构40的上表面低于电容接触孔的顶部。电容接触结构40的材质可以包括但不仅限于多晶硅。
62.本技术提出半导体器件结构的两种制备方案，下面阐述第一种技术方案：
63.步骤s50：于初始位线隔离结构内形成第一空气隔离层，以得到位线隔离结构，并于图形单元高于电容接触结构的部分形成图形单元隔离结构包括如下步骤：
64.步骤s511：去除第三介质层223高于电容接触结构40的部分，以暴露出所述第二介质层222，如图4所示；
65.步骤s512：去除第二介质层222高于电容接触结构40的部分，以暴露出第一介质层221高于电容接触结构40的部分，如图5所示；
66.步骤s513：于第一介质层221暴露出的高于电容接触结构40的部分的侧壁及图形单元30高于电容接触结构40的部分的侧壁形成牺牲层23，如图6和图 7所示；
67.步骤s514：于牺牲层23的表面形成第四介质层24；位于第一介质层221 侧壁的牺牲层23表面的第四介质层24与保留的第三介质层223共同构成第五介质层25，如图8和图9所示；
68.步骤s515：去除牺牲层23，以于第四介质层24与第一介质层221之间形成第一空气隔离层26，并于第四介质层24与图形单元30之间形成第二空气隔离层311；第五介质层25、第一空气隔离层26、保留的第二介质层222及第一介质层221共同构成位线隔离结构27；第四介质层24与第二空气隔离层311共同构成图形单元隔离结构31，如图10所示。
69.作为示例，步骤s511中，采用干法刻蚀工艺去除第三介质层223高于电容接触结构40的部分。第三介质层223与电容接触结构40的刻蚀选择比大于1。
70.在一个实施例中，请继续参考图5，步骤s512中，采用湿法刻蚀工艺去除第二介质层222高于电容接触结构40的部分，刻蚀溶液包括氟化铵及稀氢氟酸，氟化铵及稀氢氟酸的浓度比为220:1；刻蚀时间为30s～40s。
71.在一个实施例中，步骤s513：于第一介质层221暴露出的高于所述电容接触结构40的部分的侧壁及图形单元30高于电容接触结构40的部分的侧壁形成牺牲层23包括：
72.步骤s5131：于第一介质层221高于电容接触结构40的部分的表面、位元线21的顶部、电容接触结构40的表面及图形单元30高于电容接触结构40的部分的表面形成牺牲材料层231，如图6所示；
73.步骤s5132：去除位于电容接触结构40表面、位于图形单元30顶部、位于第一介质层221的顶部及位于位元线21顶部的牺牲材料层231，以得到牺牲层 23，如图7所示。
74.作为示例，采用原子沉积的方式制备牺牲材料层231；利用高选择比的干法蚀刻工艺去除部分牺牲材料层，牺牲材料层231与电容接触结构40、图形单元30、位于位元线顶部的位元线介质层214及第一介质层221的选择比大于1；可在四氟化碳气体中加入氧气或氢气来提高选择比，保证刻蚀指定位置的牺牲材料层的同时，不会对电容接触结构40、图形单元30、位于位元线顶部的位元线介质层214及第一介质层221的膜层造成损伤。
75.在一个实施例中，步骤s514：于牺牲层23的表面形成第四介质层24包括：
76.步骤s5141：于牺牲层23的表面、电容接触结构40的表面、第一介质层 221的顶部、位元线21的顶部及图形单元30的顶部形成第四介质材料层241，如图8所示；
77.步骤s5142：去除位于电容接触结构40表面、位于第一介质层221的顶部、位于位元线21顶部、位于牺牲层23的顶部及位于图形单元30顶部的第四介质材料层241，以得到第四介质层24，如图9所示。
78.作为示例，采用高选择比的干法刻蚀工艺去除部分第四介质材料层241，第四介质材料层241与电容接触结构40的选择比大于1，可在四氟化碳气体中加入氧气和氮气混合气体，增加氧气和氮气的含量占比，提高选择比率。
79.在一个实施例中，如图10所示，步骤s515中，采用湿法刻蚀工艺去除牺牲层23，刻蚀溶液包括氟化铵及稀氢氟酸，氟化铵及稀氢氟酸的浓度比为220:1；刻蚀时间为40s～50s。
80.本技术提出的制备半导体器件结构的第二种技术方案如下：
81.步骤s50：于初始位线隔离结构内形成第一空气隔离层，以得到位线隔离结构，并于图形单元高于电容接触结构的部分形成图形单元隔离结构包括如下步骤：
82.步骤s521：去除第三介质层223高于电容接触结构40的部分，以暴露出第二介质层222，如图4所示；
83.步骤s522：去除第二介质层222，以于保留的第三介质层223与第一介质层221之间形成第一子空气隔离层261，如图11所示；
84.步骤s523：于第一介质221暴露出的高于电容接触结构40的部分的侧壁及图形单元30高于电容接触结构40的部分的侧壁形成牺牲层23，如图12和图 13所示；
85.步骤s524：于牺牲层23的表面形成第四介质层24，位于第一介质层221 侧壁的牺牲层23表面的第四介质层24与保留的第三介质层223共同构成第五介质层25，如图14和图15所示；
86.步骤s525：去除牺牲层23，以于第四介质层24与第一介质层221之间形成第二子空气隔离层262，并于第四介质层24与图形单元30之间形成第二空气隔离层311；第二子空气隔离层262与第一子空气隔离层261共同构成第一空气隔离层26；第五介质层25、第一空气隔离层26及第一介质层221共同构成位线隔离结构27；第四介质层24与第二空气隔离层311共同构成图形单元隔离结构31，如图16所示。
87.在一个实施例中，步骤s522：采用湿法刻蚀工艺去除第二介质层，刻蚀溶液包括氟化铵及稀氢氟酸，氟化铵及稀氢氟酸的浓度比为300:1；刻蚀时间为70s～80s。
88.在一个实施例中，步骤s525：采用湿法刻蚀工艺去除牺牲层，刻蚀溶液包括氟化铵及稀氢氟酸，氟化铵及稀氢氟酸的浓度比为300:1；刻蚀时间为50s～60s。
89.需要说明的是，关于形成牺牲层的详细步骤可参考前文第一种技术方案中步骤s5131～步骤s5132；关于形成第四介质层的详细步骤可参考前文第一种技术方案中步骤s5141～步骤s5142；此部分不再赘述。
90.在一个实施例中，以第一种技术方案为例，如图17所示，去除牺牲层23，以于第四介质层24与第一介质层221之间形成第一空气隔离层26，并于第四介质层24与图形单元30之间形成第二空气隔离层311之后，还包括如下步骤：
91.步骤s516：于位线位于电容接触结构40上方的侧壁表面、位线的顶部、图形单元隔离结构31的表面、图形单元30的顶部及电容接触结构40的表面形成覆盖介质层28。
92.作为示例，采用快速封口技术沉积覆盖介质层28，实现对第一空气隔离层 26及第二空气隔离层311进行密封。
93.在本技术的一个实施例中，还提供了一种半导体器件结构，半导体器件结构包括：衬底；若干个位线，位于衬底上；位线沿第一方向延伸；位线包括位元线及位于位元线侧壁的位线隔离结构，位线隔离结构内具有第一空气隔离层；若干个图形单元，位于衬底上，图形单元沿第二方向延伸，第一方向与第二方向相交；电容接触结构，位于衬底上，且位于相邻图形单元之间及相邻位线之间；电容接触结构的上表面低于图形结构的上表面及位线的上表面；图形单元隔离结构，位于电容接触结构上，且位于图形单元的侧壁上，图形单元侧壁内具有第二空气隔离层。
94.在一个实施例中，位线隔离结构包括第一空气隔离层及自位元线向外依次叠置的第一介质层、第二介质层及第五介质层；第二介质层的上表面与电容接触结构的上表面相平齐；第一空气隔离层位于第二介质层上，且位于第一介质层与第五介质层之间。
95.在一个实施例中，位线隔离结构包括自位元线向外依次层叠的第一介质层、第一空气隔离层及第五介质层。
96.在一个实施例中，半导体器件结构还包括：覆盖介质层，覆盖介质层覆盖位线位于电容接触结构上方的侧壁表面、位线的顶部、图形单元隔离结构的表面、图形单元的顶部及电容接触结构的表面。
97.请注意，上述实施例仅出于说明性目的而不意味对本技术的限制。
98.应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
99.本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
100.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。