半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.ldmos(laterally diffused metal oxide semiconductor，横向扩散金属氧化物半导体)晶体管是一种通过平面扩散(planar diffusion)，在半导体基板表面形成横向电流路径的功率器件，常用于射频功率电路，在高压功率集成电路中，常采用高压ldmos满足耐高压、实现功率控制等方面的要求。与传统mos晶体管相比，ldmos晶体管中源区和漏区之间通常设置一个轻掺杂区，被称之为漂移区。因此，当ldmos晶体管在源区和漏区之间连接高压时，由于漂移区的杂质浓度比较低，呈高阻态，漂移区能够承受较高的电压降，所以ldmos晶体管能够具有较高的击穿电压。
3.ldmos晶体管能够与互补金属氧化物半导体(complementary metaloxide semiconductor，cmos)工艺兼容，所以ldmos晶体管被广泛应用于功率器件中。对于用作功率集成电路的ldmos晶体管，导通电阻(r
dson
)和击穿电压(breakdown voltage,bv)是衡量其器件性能的两个重要指标。
4.然而，现有的ldmos晶体管的性能仍较差。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
6.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底，所述基底内具有掺杂的漂移区和掺杂的体区，且所述漂移区的导电类型和所述体区的导电类型相反；位于所述基底上的栅极结构，部分所述栅极结构位于所述漂移区上，且部分所述栅极结构位于所述体区上；位于邻近所述栅极结构的部分所述漂移区表面的阻挡层；位于所述基底内或阻挡层内的掺杂层，所述掺杂层位于所述阻挡层和漂移区相接触的界面处，且所述掺杂层内具有修复离子。
7.可选的，所述阻挡层还位于栅极结构的侧壁表面和顶部表面。
8.可选的，所述阻挡层内掺杂有所述修复离子。
9.可选的，所述修复离子包括：氟离子、碳离子和氮离子中的一种或多种。
10.可选的，所述掺杂层的厚度范围为3纳米至10纳米。
11.可选的，所述阻挡层的材料包括：氧化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
12.可选的，还包括：位于所述阻挡层和栅极结构一侧的漂移区内的漏区，位于所述栅极结构一侧的体区内的源区。
13.可选的，所述漏区和所述漂移区的导电类型相同。
14.可选的，所述基底内还具有阱区，所述漂移区和体区位于所述阱区内，且所述阱区
的导电类型和所述漂移区的导电类型相同。
15.可选的，还包括：位于所述栅极结构两侧的基底内的轻掺杂区。
16.相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底内具有掺杂的漂移区和掺杂的体区，且所述漂移区的导电类型和所述体区的导电类型相反；在所述基底上形成栅极结构，部分所述栅极结构位于所述漂移区上，且部分所述栅极结构位于所述体区上；在所述漂移区表面、栅极结构的侧壁表面和顶部表面、以及体区表面形成初始阻挡层；采用第一离子注入工艺，在所述基底内或所述初始阻挡层内形成掺杂层，所述掺杂层位于所述初始阻挡层和漂移区相接触的界面处，且所述掺杂层内具有修复离子。
17.可选的，所述第一离子注入工艺还在所述初始阻挡层内掺杂有修复离子。
18.可选的，还包括：在形成所述掺杂层之后，去除部分初始阻挡层，暴露出基底表面，在邻近所述栅极结构的部分所述漂移区表面形成阻挡层。
19.可选的，所述阻挡层还位于所述栅极结构的侧壁表面和顶部表面。
20.可选的，去除部分所述初始阻挡层的方法包括：在所述初始阻挡层表形成图形化层，所述图形化层暴露出部分漂移区上、以及体区上的初始阻挡层表面；以所述图形化层为掩膜，刻蚀所述初始阻挡层，直至暴露出基底表面，形成所述阻挡层。
21.可选的，所述第一离子注入工艺为单角度注入，注入方向为漏区朝向源区的方向，且注入角度为注入方向与基底表面法线的方向。
22.可选的，所述单角度的范围为20度至45度。
23.可选的，还包括：在所述阻挡层和栅极结构一侧的漂移区内形成漏区，在所述栅极结构一侧的体区内形成源区。
24.可选的，所述源区和漏区的形成方法包括：以所述阻挡层和栅极结构为掩膜，对所述漂移区和体区进行第二离子注入工艺，形成所述源区和漏区。
25.可选的，所述第二离子注入工艺的参数包括：注入的角度范围为0度至15度，注入剂量为1.0e14atom/cm2至5.0e15atom/cm2，注入能量范围为5kev至40kev。
26.与现有技术相比，本发明的技术方案具有以下有益效果：
27.本发明技术方案提供的半导体结构中，所述掺杂层位于阻挡层和漂移区相接触的界面处，且所述掺杂层内具有修复离子。由于所述修复离子能够和所述阻挡层和漂移区界面处存在的较多的悬挂键结合，能够有效减少阻挡层存在的电荷，从而减少了位于阻挡层底部的漂移区感应出的电荷。所述漂移区感应的电荷减少，有利于降低所述漂移区的附加电场，进而有利于提高所述漂移区的击穿电压，使得形成的半导体结构的耐高压性提高。
28.进一步地，所述阻挡层内掺杂有修复离子，所述修复离子能够和阻挡层内存在的非饱和键结合，能够进一步减少阻挡层存在的电荷，从而进一步减少了位于阻挡层底部的漂移区感应出的电荷，使得形成的半导体结构的耐高压性进一步提高。
29.本发明技术方案提供的半导体结构的形成方法中，通过在所述初始阻挡层和漂移区相接触的界面处形成掺杂层，且所述掺杂层内具有修复离子，由于所述修复离子能够和后续形成的阻挡层表面存在的悬挂键结合，能够有效减少阻挡层存在的电荷，从而能够减少位于阻挡层底部的漂移区感应出的电荷。所述漂移区感应的电荷减少，有利于降低所述漂移区的附加电场，进而有利于提高所述漂移区的击穿电压，使得形成的半导体结构的耐
高压性提高。
30.进一步地，所述第一离子注入工艺还在所述初始阻挡层内掺杂有修复离子。所述修复离子能够和后续形成的阻挡层内存在的非饱和键结合，进一步减少了阻挡层存在的电荷，从而进一步减少了位于阻挡层底部的漂移区感应出的电荷，使得形成的半导体结构的耐高压性进一步提高。
31.进一步地，所述第一离子注入工艺为单角度注入。通过所述第一离子注入工艺，形成所述掺杂层、以及在所述初始阻挡层内掺杂修复离子的同时，所述体区受到栅极结构的有效阻挡，所述体区内较少掺杂有修复离子，从而有利于所述体区内保持较好的载流子迁移率，有利于提高工作电流，使得形成的半导体结构的性能较好。
附图说明
32.图1是一种半导体结构的剖面结构示意图；
33.图2至图10是本发明一实施例中的半导体结构的形成方法各步骤的剖面结构示意图。
具体实施方式
34.正如背景技术所述，半导体结构的性能较差。
35.以下结合附图进行详细说明，半导体结构性能较差的原因，图1是一种半导体结构的剖面结构示意图。
36.请参考图1，半导体结构包括：基底100，所述基底100内具有漂移区101和体区102，且所述漂移区101的导电类型和所述体区102的导电类型相反；位于基底100上的栅极结构110，部分所述栅极结构110位于所述漂移区101上，且部分所述栅极结构110位于所述体区102上；位于邻近所述栅极结构110的部分所述漂移区101表面的阻挡层120，且所述阻挡层120位于所述栅极结构的顶部表面和侧壁表面；位于所述阻挡层120和栅极结构110一侧的漂移区101内的漏区130，位于所述栅极结构110一侧的体区102内的源区140。
37.上述结构中，所述阻挡层120的作用在于增加漏区130和栅极结构110之间的距离。
38.然而，所述半导体结构为耐高压器件，对所述漏区130和栅极结构110施加较高的电压时，容易在漏区130内产生热载流子，导致所述阻挡层120产生非饱和键，尤其容易在所述阻挡层120的表面产生较多的悬挂键，即，所述阻挡层120内产生电荷。所述阻挡层120内的电荷，容易使位于阻挡层120底部的漂移区101发生电荷感应，使得所述漂移区101内由于电荷感应而产生附加电场，进而容易产生热碰撞，造成位于阻挡层120底部的漂移区101容易烧毁，性能较差。
39.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：形成所述初始阻挡层之后，采用第一离子注入工艺，在所述基底内或阻挡层内形成掺杂层，所述掺杂层位于所述阻挡层和漂移区相接触的界面处，且所述掺杂层内具有修复离子，所述修复离子能够和所述阻挡层和漂移区界面处存在的较多的悬挂键结合，能够有效减少阻挡层存在的电荷，提高形成的半导体结构的耐高压性。
40.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
41.图2至图10是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
42.提供基底，所述基底内具有漂移区和体区，且所述漂移区的导电类型和所述体区的导电类型相反，具体形成所述基底、以及位于所述基底内的漂移区和体区的过程请参考图2至图4。
43.请参考图2，提供基底200。
44.所述基底200的材料包括硅(si)、锗(ge)、或硅锗(gesi)、碳化硅(sic)；也可以包括绝缘体上硅(soi)，绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等
ⅲ-ⅴ
族化合物。在本实施中，所述基底200的材料为硅。
45.在本实施例中，所述基底200内具有阱区201。
46.根据所要形成的半导体器件的类型，所述阱区201的导电类型包括：n型或者p型。
47.在本实施例中，所要形成的半导体结构为n型ldmos，所述阱区201的导电类型为n型。
48.在本实施例中，通过离子注入工艺在所述基底200内掺杂n型离子，形成所述阱区201。在其他实施例中，通过离子注入工艺在所述基底200内掺杂p型离子。
49.所述n型离子为磷离子、砷离子、锑离子中的一种或几种；p型离子为硼离子、铟离子、镓离子中的一种或几种。
50.在本实施例中，所述基底200为平面衬底。
51.在其他实施例中，所述基底包括：衬底和位于所述衬底部分表面的鳍部。
52.请参考图3，在所述基底200内形成掺杂的漂移区210。
53.所述漂移区210用于分隔后续所形成的漏区区域和沟道区域，从而延长半导体结构的电流通道，提高击穿电压。
54.所述漂移区210内掺杂有第一离子。
55.所述漂移区210的形成方法包括：所述基底200表面形成第一掩膜层211，所述第一掩膜层211用于定义漂移区的位置和尺寸；以所述第一掩膜层211为掩膜，对所述基底200进行离子注入工艺，在所述基底200内形成所述漂移区210。
56.具体的，在本实施例中，在所述阱区201内形成所述漂移区210。
57.在本实施例中，所要形成的半导体结构为n型ldmos，所述第一离子为n型离子，包括：磷离子、砷离子或锑离子中的一种或多种，也就是说，所述漂移区210的导电类型为n型。
58.在其他实施例中，所要形成的半导体结构为p型ldmos，所述第一离子也可以为p型离子，包括：硼离子、铟离子或镓离子中的一种或多种。
59.形成所述漂移区210之后，还包括：去除所述第一掩膜层211。
60.在本实施例中，所述第一掩膜层211的材料为光刻胶，采用灰化工艺去除所述第一掩膜层211。
61.请参考图4，在所述基底200内形成掺杂的体区220，所述漂移区210的导电类型和所述体区220的导电类型相反。
62.所述体区220用于分隔后续所形成的源区区域和沟道区域。
63.所述体区220内掺杂有第二离子。
64.所述体区220的形成方法包括：所述基底200表面形成第二掩膜层221，所述第二掩膜层221用于定义体区的位置和尺寸；以所述第二掩膜层221为掩膜，对所述基底200进行离
子注入工艺，在所述基底200内形成所述体区220。
65.具体的，在本实施例中，在所述阱区201内形成所述体区220。
66.在本实施例中，所要形成的半导体结构为n型ldmos，所述第二离子为p型离子，包括：硼离子、铟离子或镓离子中的一种或多种，也就是说，所述体区220的导电类型为p型。
67.由于所述第一离子的导电类型和所述第二离子的导电类型相反，使得所述漂移区210和所述体区220的导电类型相反。
68.在本实施例中，所述漂移区210和所述体区220相邻。在其他实施例中，所述漂移区和所述体区之间具有一段间隔。
69.在其他实施例中，所要形成的半导体结构为p型ldmos，所述第二离子也可以为n型离子，包括：磷离子、砷离子或锑离子中的一种或多种。
70.形成所述体区220之后，还包括：去除所述第二掩膜层221。
71.在本实施例中，所述第二掩膜层221的材料为光刻胶，采用灰化工艺去除所述第二掩膜层221。
72.请参考图5，在所述基底200上形成栅极结构230，部分所述栅极结构230位于所述漂移区210上，且部分所述栅极结构230位于所述体区220上。
73.所述栅极结构230的形成方法包括：在所述基底200上形成栅极材料层(图中未示出)；在所述栅极材料层表面形成第三掩膜层(图中未示出)，所述第三掩膜层覆盖部分漂移区210上和部分体区220上的栅极材料层；以所述第三掩膜层为掩膜，刻蚀所述栅极材料层，直至暴露出基底200表面，使所述栅极材料层形成栅极层231，形成所述栅极结构230。
74.需要说明的是，在本实施例中，所述栅极结构230的形成方法还包括：在形成所述栅极材料层之前，在所述基底200上形成栅介质材料层(图中未示出)；在所述栅介质材料层表面形成所述栅极材料层；以所述第三掩膜层为掩膜，刻蚀所述栅介质材料层和栅极材料层，直至暴露出基底200表面，使所述栅介质材料层形成栅介质层232，使所述栅极材料层形成栅极层231，形成所述栅极结构230。
75.所述栅极结构230包括：位于部分漂移区210和部分体区220表面的栅介质层232和位于所述栅介质层232表面的栅极层231。
76.在本实施例中，所述栅极结构230还包括：位于所述栅介质层232和栅极层231侧壁表面的侧墙233。
77.所述侧墙233的作用在于，一方面用于保护所述栅介质层232和栅极层231的侧壁表面，避免受到后续工艺的影响，从而保持形貌，提高电学性能的稳定性；另一方面，用于后续定于轻掺杂区的位置。
78.所述侧墙233的形成方法包括：在所述基底200表面、栅极层231顶部表面和侧壁表面、以及栅介质层232侧壁表面形成侧墙材料层(图中未示出)；回刻蚀所述侧墙材料层，直至暴露出基底200表面和栅极层顶部表面，形成所述侧墙233。
79.在本实施例中，所述栅极结构230还包括：位于栅极层231顶部表面的保护层(图中未示出)，所述保护层用于保护所述栅极层231的顶部表面，减少所述栅极层231受到后续工艺的影响，有利于提高形成的半导体结构的性能。
80.请参考图6，在所述栅极结构230两侧的基底200内形成轻掺杂区(图中未标示)。
81.所述轻掺杂区用于有效改善热载流子注入效应。
82.所述轻掺杂区的形成方法包括：以所述栅极结构230为掩膜，对所述基底200进行离子注入工艺，在所述基底200内形成所述轻掺杂区。
83.具体的，分别在所述漂移区210和体区220内形成所述轻掺杂区。
84.在本实施例中，所要形成的半导体结构为n型ldmos，所述轻掺杂区的导电类型为n型。
85.在其他实施例中，所要形成的半导体结构为p型ldmos，所述轻掺杂区的导电类型为p型。
86.请参考图7，在所述漂移区210表面、栅极结构230的侧壁表面和顶部表面、以及体区220表面形成初始阻挡层240。
87.所述初始阻挡层240为后续形成阻挡层提供材料。
88.所述初始阻挡层240的材料包括：氧化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
89.在本实施例中，所述初始阻挡层240的材料为氧化硅。
90.所述初始阻挡层240的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
91.在本实施例中，采用原子层沉积工艺形成所述初始阻挡层240。原子层沉积工艺形成的初始阻挡层240的台阶覆盖性，且厚度均匀，形貌较好的初始阻挡层240，有利于后续刻蚀所述初始阻挡层形成阻挡层的过程中，不会对基底或者栅极结构造成过刻蚀，有利于提高形成的半导体结构的稳定性。
92.请参考图8，采用第一离子注入工艺，在所述基底200内或所述初始阻挡层240内形成掺杂层250，所述掺杂层250位于所述初始阻挡层240和漂移区210相接触的界面处，且所述掺杂层250内具有修复离子。
93.所述修复离子包括：氟离子、碳离子和氮离子中的一种或多种。
94.在本实施例中，注入的修复离子为氟离子。
95.通过在所述初始阻挡层240和漂移区210相接触的界面处形成掺杂层250，且所述掺杂层250内具有修复离子，由于所述修复离子能够和后续形成的阻挡层表面存在的悬挂键结合，能够有效减少阻挡层存在的电荷，从而能够减少位于阻挡层底部的漂移区210感应出的电荷。所述漂移区210感应的电荷减少，有利于降低所述漂移区210的附加电场，进而有利于提高所述漂移区210的击穿电压，使得形成的半导体结构的耐高压性提高。
96.所述第一离子注入工艺为单角度注入，注入方向为漏区210朝向源区220的方向，且注入角度为注入方向与基底200表面法线的方向。
97.在本实施例中，所述基底200为平面衬底，所述法线指的垂直于所述基底表面的线条。
98.在其他实施例中，所述基底包括：衬底和位于衬底表面的鳍部，所述法线指的是垂直于所述衬底表面的线条。
99.所述单角度的范围为20度至45度。
100.所述第一离子注入工艺还在所述初始阻挡层240内掺杂有修复离子。所述修复离子能够和后续形成的阻挡层内存在的非饱和键结合，进一步减少了阻挡层存在的电荷，从而进一步减少了位于阻挡层底部的漂移区210感应出的电荷，使得形成的半导体结构的耐
高压性进一步提高。
101.所述第一离子注入工艺为单角度注入。通过所述第一离子注入工艺，形成所述掺杂层250、以及在所述初始阻挡层240内掺杂修复离子的同时，所述体区220受到栅极结构230的有效阻挡，使得所述体区220内较少掺杂有修复离子，从而有利于所述体区220内保持较好的载流子迁移率，有利于提高工作电流，使得形成的半导体结构的性能较好。
102.请参考图9，在形成所述掺杂层250之后，去除部分初始阻挡层240，暴露出基底200表面，在邻近所述栅极结构230的部分所述漂移区250表面形成阻挡层241。
103.所述阻挡层241用于使后续形成的漏区和栅极结构230之间具有间隔，从而延长半导体结构的电流通道，提高击穿电压。
104.去除部分所述初始阻挡层240的方法包括：在所述初始阻挡层240表形成图形化层(图中未示出)，所述图形化层暴露出部分漂移区210上、以及体区220上的初始阻挡层240表面；以所述图形化层为掩膜，刻蚀所述初始阻挡层240，直至暴露出基底200表面，形成所述阻挡层241。
105.所述阻挡层241通过刻蚀所述初始阻挡层240而形成，所述阻挡层241的材料包括：氧化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
106.请参考图10，在所述阻挡层241和栅极结构230一侧的漂移区210内形成漏区260，在所述栅极结构230一侧的体区220内形成源区270。
107.所述源区260和漏区270的形成方法包括：以所述阻挡层241和栅极结构230为掩膜，对所述漂移区210和体区220进行第二离子注入工艺，形成所述源区270和漏区260。
108.所述第二离子注入工艺的参数包括：注入的角度范围为0度至15度，注入剂量为1.0e14atom/cm2至5.0e15atom/cm2，注入能量范围为5kev至40kev。
109.注入的角度范围指的是注入方向和基底200表面法线之间的夹角。
110.所述漏区260内掺杂有第三离子，所述源区270内掺杂有第四离子，且所述第三离子和第四离子的导电类型相同。
111.在本实施例中，所要形成的半导体结构为n型ldmos，所述第三离子和第四离子为n型离子，包括：磷离子、砷离子或锑离子中的一种或多种，相应的，所述漏区260和源区270导电类型均为n型，
112.在本实施例中，通过第二离子注入工艺在所述漂移区210和体区220内均注入的为磷离子。
113.相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图10，包括：基底200，所述基底200内具有掺杂的漂移区210和掺杂的体区220，且所述漂移区210的导电类型和所述体区220的导电类型相反；位于所述基底200上的栅极结构230，部分所述栅极结构230位于所述漂移区210上，且部分所述栅极结构239位于所述体区220上；位于邻近所述栅极结构230的部分所述漂移区210表面的阻挡层241；位于所述基底200内或阻挡层241内的掺杂层250，所述掺杂层250位于所述阻挡层241和漂移区210相接触的界面处，且所述掺杂层250内具有修复离子。
114.由于所述掺杂层250位于阻挡层241和漂移区210相接触的界面处，且所述掺杂层250内具有修复离子。由于所述修复离子能够和所述阻挡层241和漂移区210界面处存在的较多的悬挂键结合，能够有效减少阻挡层241存在的电荷，从而减少了位于阻挡层241底部
的漂移区210感应出的电荷。所述漂移区210感应的电荷减少，有利于降低所述漂移区210的附加电场，进而有利于提高所述漂移区210的击穿电压，使得形成的半导体结构的耐高压性提高。
115.以下结合附图进行详细说明。
116.在本实施例中，所述基底200内具有阱区201，且所述漂移区210和所述体区220位于所述阱区201内。
117.所述阻挡层241还位于栅极结构230的侧壁表面和顶部表面。
118.具体的，在本实施例中，所述阻挡层241内掺杂有所述修复离子。由于所述阻挡层241内掺杂有修复离子，所述修复离子能够和阻挡层241内存在的非饱和键结合，能够进一步减少阻挡层241存在的电荷，从而进一步减少了位于阻挡层241底部的漂移区210感应出的电荷，使得形成的半导体结构的耐高压性进一步提高。
119.所述修复离子包括：氟离子、碳离子和氮离子中的一种或多种。
120.所述掺杂层250的厚度范围为3纳米至10纳米。
121.选择所述厚度范围的意义在于：若所述厚度大于10纳米，所述掺杂层内掺杂的修复离子容易对漏区210载流子的迁移率造成一定的影响，进而影响工作电流，不利于形成的半导体结构的性能；若所述厚度小于3纳米，所述修复离子仍不能有效结合存在于阻挡层241和漂移区210相接触的界面处存在的悬挂键，进而不能有效减少阻挡层241存在的电荷，不利于提高形成的半导体结构的耐高压性。
122.所述阻挡层241的材料包括：氧化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
123.所述漂移区210内掺杂有第一离子，所述第一离子为n型离子或者p型离子；所述体区内掺杂有第二离子，所述第二离子为n型离子或者p型离子。
124.在本实施例中，所述半导体结构还包括：位于所述阻挡层241和栅极结构230一侧的漂移区210内的漏区260，位于所述栅极结构230一侧的体区内220的源区270。
125.所述漏区260内掺杂有第三离子，所述源区270内掺杂有第四离子，且所述第三离子和第四离子的导电类型相同。
126.所述第三离子为n型离子或者p型离子。
127.所述第四离子为n型离子或者p型离子。
128.所述漏区260和所述漂移区210的导电类型相同。
129.在本实施例中，所述半导体结构还包括：位于所述栅极结构230两侧的基200底内的轻掺杂区(图中未标示)。
130.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。