集成芯片的制作方法

1.本公开涉及半导体装置，特别是关于一种包含空腔(cavities)的半导体装置。


背景技术：

2.许多现代的集成芯片包含数百万个半导体装置，例如主动半导体装置(例如，晶体管)及/或被动半导体装置(例如，电阻器、二极管、电容器)。半导体装置是通过后段制程(back
‑
end
‑
of
‑
the
‑
line，beol)金属内连线层来电性连接，其中后段制程金属内连线层是沿着层间介电(interlayer dielectric，ild)层形成且形成于集成芯片上的半导体装置上方。典型的集成芯片包括多个介电层与多个后段制程金属内连线层，其中后段制程金属内连线层包括与金属接触件(即导孔)垂直耦合在一起的不同尺寸的金属线(metal wires)。


技术实现要素：

3.一种集成芯片，包括：一对第一金属线，位于基板上；第一层间介电层，横向位于该对第一金属线之间，第一ild层包括第一介电材料；以及一对间隔物，位于第一ild层的两侧，且通过一对空腔与第一ild层横向分隔，其中该对间隔物包括第二介电材料，且其中该对空腔是由第一ild层的相对侧壁以及面向第一ild层的该对间隔物的多个侧壁所定义。
4.一种集成芯片，包括：介电层，位于基板上；第一金属线，位于介电层上；第一层间介电(ild)层，位于介电层上，且与第一金属线横向邻近，其中第一ild层包括第一介电材料；一对间隔物，位于介电层上以及第一ild层的两侧，该对间隔物包括与第一介电材料不同的第二介电材料；以及蚀刻停止层，位于第一ild层上以及该对间隔物上，其中第一ild层的相对侧壁、面向第一ild层的该对间隔物的多个侧壁、蚀刻停止层的一或多个底表面、以及介电层的一或多个顶表面定义一对空腔，该对空腔分别横向分隔面向第一ild层的该对间隔物的侧壁与第一ild层的相对侧壁。
5.一种集成芯片的形成方法，该方法包括：在基板上沉积第一金属；图案化第一金属以定义多个第一金属线；在第一金属线上以及第一金属线的多个侧壁上形成间隔物前驱物层；图案化间隔物前驱物层以沿着第一金属线的侧壁形成多个间隔物前驱物；修饰间隔物前驱物的多个侧壁以形成多个间隔物，其中修饰间隔物前驱物的侧壁包括沿着间隔物前驱物的侧壁形成一或多个有机化合物；在间隔物的多个侧壁上形成一或多个牺牲层；在基板上沉积第一介电质以在一或多个牺牲层之间形成第一层间介电(ild)层；以及至少部分地从间隔物的侧壁移除一或多个牺牲层，在它们的位置留下一或多个空腔。
附图说明
6.以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
7.图1绘示了集成芯片的一些实施例的剖面图，上述集成芯片包括一对第一金属线
之间的第一层间介电(ild)层、一对间隔物、及一对空腔。
8.图2绘示了集成芯片的一些实施例的剖面图，上述集成芯片包括多个第一金属线之间的第一层间介电(ild)层、间隔物、及空腔。
9.图3绘示了集成芯片的一些实施例的俯视图，上述集成芯片包括多个第一金属线之间的第一层间介电(ild)层、间隔物、及空腔。
10.图4绘示了集成芯片的一些实施例的剖面图，上述集成芯片包括第一层间介电层，其具有比底表面宽的顶表面。
11.图5绘示了集成芯片的一些实施例的剖面图，上述集成芯片包括一或多个牺牲层，其沿着面向第一ild层的一对间隔物的侧壁。
12.图6绘示了集成芯片的一些实施例的剖面图，上述集成芯片包括一或多个牺牲层，其沿着第一ild层的相对侧壁。
13.图7～图17绘示了用于形成集成芯片的方法的一些实施例的剖面图，上述集成芯片包括多个第一金属线之间的第一层间介电(ild)层、间隔物、及空腔。
14.图18绘示了用于形成集成芯片的方法的一些实施例的流程图，上述集成芯片包括多个第一金属线之间的第一层间介电(ild)层、间隔物、及空腔。
15.其中，附图标记说明如下：
16.100，200，300，400，500，600：集成芯片
17.101x：x轴
18.101y：y轴
19.101z：z轴
20.102：基板
21.104：半导体装置
22.106：源极/漏极区
23.108：栅极结构
24.110：介电层
25.110a：顶表面
26.111：粘着层
27.112：接触件
28.114：第一金属线
29.116：间隔物
30.116a，1002a：侧壁
31.117：牺牲层
32.118：第一层间介电(ild)层
33.118a：相对侧壁
34.120：空腔
35.122：第一蚀刻停止层
36.122a：底表面
37.124：第二ild层
38.126：导孔
39.128：第二蚀刻停止层
40.130：第三ild层
41.132：第二金属线
42.700，800，900，1000，1100，1200，1300，1400，1500，1600，1700：剖面图
43.702：第一金属材料
44.704：硬遮罩
45.706：底层
46.708：中间层
47.710：光阻遮罩
48.802：第一开口
49.804：图案化硬遮罩
50.902：间隔物前驱物层
51.1002：间隔物前驱物
52.1302：介电材料
53.1800：流程图
54.1802，1804，1806，1808，1810，1812，1814，1816：动作
具体实施方式
55.以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
56.再者，其中可能用到与空间相对用词，例如“在
……
之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
57.集成芯片包括基板上的多个金属线。集成芯片也包括基板上的层间介电(ild)层。此外，第一ild层横向分隔多个第一金属线。ild层包括介电材料，且用于使多个金属线彼此电性隔离。然而，电容存在于多个金属线之间，其取决于多个金属线之间的ild层的介电常数。多个金属线之间的电容导致电阻电容(resistive
‑
capacitive，rc)延迟，其影响集成芯片的切换速度(switching speed)。此外，ild层的介电常数可能不像为了降低集成芯片的rc延迟所期望的那样低。因此，集成芯片可能会遇到不理想的延迟。如此一来，集成芯片的整体效能可能会不理想。
58.本公开的各种实施例是关于：集成芯片，包括用于改善集成芯片的效能的空腔；以及集成芯片的形成方法，提供空腔的放置及/或尺寸的控制。集成芯片包括基板上的一对第
一金属线。在该对第一金属线之间横向设置第一层间介电(ild)层，且第一ild层包括第一介电材料。在第一ild层的两侧设置包括第二介电材料的一对间隔物，且该对间隔物通过一对空腔与第一ild层横向分隔。该对空腔是由第一ild层的相对侧壁以及面向第一ild层的该对间隔物的侧壁所定义。
59.通过在该对第一金属线之间包括空腔，可以降低该对第一金属线之间的净(net)介电常数(例如，间隔物、空腔、及ild层合起来的净介电常数)。举例而言，空腔可以包括空气(air)或一些其他的物质，其具有小于第一ild层及间隔物的介电常数。因此，也可以降低该对第一金属线之间的电容，借此降低集成芯片的电阻电容(rc)延迟。如此一来，可以改善集成芯片整体的效能。
60.图1绘示了集成芯片100的一些实施例的剖面图，集成芯片100包括一对第一金属线114之间的第一层间介电(ild)层118、一对间隔物116、及一对空腔120。
61.在这样的实施例中，在基板102上设置介电层110。一对第一金属线114设置于介电层110上。第一ild层118位于介电层110上且横向位于该对第一金属线114之间。举例而言，第一ild层118与该对第一金属线114横向邻近。一对间隔物116位于介电层110上且位于第一ild层118的两侧。该对间隔物116是沿着面向第一ild层118的该对第一金属线114的侧壁所设置。此外，该对间隔物116通过一对空腔120与第一ild层118横向分隔。在一些实施例中，该对间隔物116与该对第一金属线114的侧壁直接接触。
62.此外，第一蚀刻停止层122在该对第一金属线114上、该对间隔物116、该对空腔120、及该对第一ild层118上延伸。此外，第二ild层124可以位于第一蚀刻停止层122上。
63.该对空腔120是由第一ild层118的相对侧壁118a、面向第一ild层118的该对间隔物116的侧壁116a、介电层110的一或多个顶表面110a、以及第一蚀刻停止层122的一或多个底表面122a所定义。此外，第一ild层118、该对空腔120、及该对间隔物116将该对第一金属线114彼此横向分隔。举例而言，空腔120可以是或包括空气隙(air gaps)。因此，空腔120可以包括例如氧、氮等。替代地，空腔120可以包括一些其他的物质，上述物质具有小于第一ild层118及间隔物116的介电常数。第一ild层118的相对侧壁118a与该对间隔物116的侧壁116a之间的距离定义出空腔120的宽度，且可以是约30到100埃。
64.通过在该对第一金属线114之间包括该对空腔120，可以降低该对第一金属线114之间的净介电常数。举例而言，空腔120可以包括一些物质，例如空气或氮气，其介电常数小于第一ild层118的介电常数且小于间隔物116的介电常数。借此降低该对第一金属线114之间的净介电常数。因此，也可以降低该对第一金属线114之间的电容，借此降低集成芯片100的rc延迟。如此一来，可以改善集成芯片100的整体效能。
65.此外，可以沿着间隔物116的侧壁116a设置胺(未显示)。作为胺化间隔物116的侧壁116a的结果，胺可以位于间隔物116的侧壁116a上。举例而言，胺可以是或包括nh2、一些其他的胺等。
66.基板102可以包括例如硅、一些其他的半导体等。此外，介电层110可以包括例如二氧化硅、氮化硅、氧化铝、一些其他的金属氧化物等。
67.第一金属线114可以包括例如铜、钨、铝、钌、钼、锇、铱、钴、铌、铂、铑、铼、铬、钒、钯、一些其他适合的金属等。第一金属线114可以具有沿着y轴101y延伸约200到500埃的厚度，或一些其他适合的厚度。此外，第一金属线114可以具有沿着x轴101x延伸约8纳米或更
多的宽度。
68.间隔物116可以包括例如氮化硅、氮氧化硅、碳氮化硅、一些其他的氮化物等。间隔物116可以具有沿着x轴101x延伸约20到80埃的宽度、一些其他适合的宽度等。
69.任何的第一ild层118及第二ild层124可以包括例如碳氧化硅、氮碳氧化硅、一些si
‑
o
‑
c复合膜、一些其他的低介电常数介电质等。此外，第一ild层118的区段(segments)可以具有沿着x轴101x延伸约4纳米或更多的宽度。
70.第一蚀刻停止层122可以包括例如氧化铝、氮氧化铝、氮化铝、一些其他的金属氧化物、一些其他的金属氮化物等。
71.图2绘示了集成芯片200的一些实施例的剖面图，集成芯片200包括多个第一金属线114之间的第一层间介电(ild)层118、间隔物116、及空腔120。
72.在这样的实施例中，可以在基板102中及/或基板102上设置半导体装置104。半导体装置104可以包括一对源极/漏极区106，且可以还包括栅极结构108。此外，接触件112可以在半导体装置104与第一金属线114之间延伸穿过介电层110。接触件112可以将半导体装置104电性连接至多个第一金属线114中的一个。
73.此外，在一些实施例中，第一ild层118可以具有包括不同的宽度的分隔的区段。如此一来，多个第一金属线114中的一些之间的节距可以在整个集成芯片200变化。
74.此外，在一些实施例中，第二ild层124可以位于第一蚀刻停止层122上，第二蚀刻停止层128可以位于第二ild层124上，且第三ild层130可以位于第二蚀刻停止层128上。此外，可以在第一金属线114中的一个上设置导孔126，且可以在第三ild层130内将第二金属线132设置于导孔126上。从第二金属线132的底部到多个第一金属线114中的一个的顶部，导孔126可以延伸穿过第二ild层124且穿过第一蚀刻停止层122。
75.空腔120从大约与多个第一金属线114的顶部齐平的高度延伸到大约与多个第一金属线114的底部齐平的高度。因此，可以降低多个第一金属线114之间以及沿着多个第一金属线114的完整高度的净介电常数。如此一来，也可以降低多个第一金属线114之间且沿着多个第一金属线114的完整高度的电容，借此减少集成芯片200的rc延迟。此外，多个第一金属线114之间的净介电常数沿着多个第一金属线114的完整高度可以是大约恒定的(例如，在多个第一金属线114的顶部的多个第一金属线114之间的净介电常数可以大约等于在多个第一金属线的底部的多个第一金属线114之间的净介电常数)。
76.在一些实施例中，半导体装置104可以是例如金属氧化物场效晶体管(metal
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oxide
‑
semiconductor field
‑
effect transistor，mosfet)、接面场效晶体管(junction field
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effect transistor，jfet)、隔离栅极双极晶体管(insulated
‑
gate bipolar transistorr，igbt)、双极接面晶体管(bipolar junction transistor，bjt)等。源极/漏极区106可以包括掺杂的硅等。栅极结构108可以包括多晶硅、金属、或一些其他适合的材料。接触件112可以包括铜、钨、铝、钛、钽等。
77.任何前述的蚀刻停止层(例如第一蚀刻停止层122、第二蚀刻停止层128)可以包括氧化铝、氮氧化铝、氮化铝、一些其他的金属氧化物、一些其他的金属氮化物等。任何前述的ild层(例如第二ild层124、第三ild层130)可以包括碳氧化硅、氮碳氧化硅、一些si
‑
o
‑
c复合膜、一些其他适合的介电质等。任何前述的导孔及金属线(例如接触件112、导孔126)可以包括铜、钛、钨、铝、钌、钽、钼、钴等。
78.图3绘示了集成芯片300的一些实施例的俯视图，集成芯片300包括多个第一金属线114之间的第一层间介电(ild)层118、间隔物116、及空腔120。
79.在这样的实施例中，多个第一金属线114、间隔物116、第一ild层118、及空腔120具有沿着z轴101z延伸的长度。此外，在一些实施例中，任何第一金属线114、间隔物116、第一ild层118、及空腔120的长度可以大约相等。
80.图4绘示了集成芯片400的一些实施例的剖面图，集成芯片400包括第一ild层118，其具有比各个底表面更宽的顶表面。
81.在这样的实施例中，多个第一金属线114具有比各个顶表面更宽的底表面。因此，多个第一金属线114的侧壁与多个第一金属线114的底表面之间的角度可以小于90度。此外，面向第一ild层118的间隔物116的侧壁116a与间隔物116的底表面之间的角度可以小于90度。此外，第一ild层118的侧壁与第一ild层118的底表面之间的角度可以大于90度。多个第一金属线114、间隔物116、及第一ild层118的这样的几何形状可以是对金属层进行图案化制程以定义多个第一金属线114(参见例如图7及图8)以及后续在多个第一金属线114之间形成间隔物116及/或第一ild层118所导致的结果(参见例如图9及图13)。
82.此外，在一些实施例中，第一蚀刻停止层122可以具有弯曲的底表面，其定义出空腔120的顶部。这可以是在空腔120上形成第一蚀刻停止层122所导致的结果(参见例如图16)。
83.此外，可以沿着第一金属线114的底表面设置粘着层111，但不是沿着间隔物116的底表面或第一ild层118的底表面设置。这可以是在进行定义出第一金属线114的图案化制程时移除粘着层111所导致的结果。粘着层111可以包括例如钽、氮化钽、钛、氮化钛等。此外，粘着层111可以具有约5到20埃的厚度或一些其他适合的厚度。在一些实施例中，在集成芯片400中包括粘着层111以改善多个第一金属线114对介电层110的粘着。
84.图5绘示了集成芯片500的一些实施例的剖面图，集成芯片500包括一或多个牺牲层，其沿着面向第一ild层118的一对间隔物116的侧壁116a。如此一来，通过面向第一ild层118的一或多个牺牲层117的侧壁部分定义出空腔120。
85.可以沿着面向第一ild层118的间隔物116的侧壁116a设置一或多个牺牲层117，因为在牺牲层移除制程(参见例如图15)时并未从间隔物116完全移除一或多个牺牲层117。
86.虽然图5将一或多个牺牲层117绘示为沿着面向第一ild层118的间隔物116的两侧壁116a设置，将会理解的是，在一些实施例中，一或多个牺牲层117可以仅设置于间隔物116的其中一个侧壁116a上。
87.图6绘示了集成芯片600的一些实施例的剖面图，集成芯片600包括沿着第一ild层118的相对侧壁118a的一或多个牺牲层117。如此一来，通过面向间隔物116的一或多个牺牲层117的侧壁部分定义出空腔120。
88.可以沿着第一ild层118的相对侧壁118a设置一或多个牺牲层117，因为在牺牲层移除制程(参见例如图15)时并未从第一ild层118完全移除一或多个牺牲层117。
89.虽然图6将一或多个牺牲层117绘示为沿着第一ild层118的两相对侧壁设置，将会理解的是，在一些实施例中，一或多个牺牲层117可以仅设置于第一ild层118的一个相对侧壁118a上。
90.在一些实施例中，绘示于图5及图6中的任何的一或多个牺牲层117可以包括例如
以环氧化物(epoxide)为末端(terminated)的碳链、以碳酸(carbonic acid)为末端的碳链、以酸酐(anhydrate)为末端的碳链、以羟基为末端的碳链等。任何前述的碳链可以具有例如约2000到200000克/莫耳的分子量。
91.图7～图17绘示了用于形成集成芯片的方法的一些实施例的剖面图700、800、900、1000、1100、1200、1300、1400、1500、1600、1700，上述集成芯片包括多个第一金属线114之间的第一层间介电层(ild)118、间隔物116、及空腔120。虽然图7～图17的描述是关于一个方法，将会理解的是，图7～图17中所公开的结构并非限定于这样的方法，而是可以作为独立于上述方法的结构存在。
92.如图7的剖面图700所示，在基板102中形成半导体装置104，在基板102上形成介电层110，且在介电层110内形成接触件112。举例而言，半导体装置104可以包括：进行离子布植制程等以形成一对源极/漏极区106；在基板102上沉积栅极材料，例如多晶硅、金属等；以及图案化栅极材料以形成栅极结构108。介电层110可以通过沉积介电质来形成，介电质是通过化学气相沉积(chemical vapor deposition，cvd)制程、物理气相沉积(physical vapor deposition，pvd)制程、原子层沉积(atomic layer deposition，ald)制程、旋转涂布制程等所沉积。接触件112可以通过例如图案化介电层110且接着通过溅镀制程、电镀制程等来形成。
93.此外，在约10到450的摄氏温度下通过溅镀制程、电镀制程、pvd制程、ald制程、一些其他适合的金属沉积制程等在介电层110及接触件112上沉积第一金属材料702。
94.在一些实施例中，在沉积第一金属材料702之前在介电层110上形成粘着层(例如，图4的粘着层111)。举例而言，粘着层111可以是在约10到400度的摄氏温度下通过pvd、ald等制程所形成。
95.此外，在第一金属材料702上形成硬遮罩704。硬遮罩704可以包括例如二氧化硅、碳化硅、氧化钛、氧化钽、氧化铝、一些其他适合的金属氧化物等。硬遮罩704可以是在约10到400度的摄氏温度下通过cvd制程、pvd制程、ald制程、另一个适合的沉积制程等所形成。硬遮罩704可以具有约100到250埃的厚度。
96.此外，可以在硬遮罩704上形成底层706，可以在底层706上形成中间层708、且可以在中间层708上形成光阻遮罩710。底层706可以包括氧化物基(oxide based)材料、一些其他适合的材料等，且可以通过cvd制程、pvd制程、ald制程、旋转涂布制程等来沉积。中间层708可以包括碳基材料、一些其他适合的材料等，且可以通过cvd制程、pvd制程、ald制程、旋转涂布制程等来沉积。
97.如图8的剖面图800所示，图案化硬遮罩704与第一金属材料702以定义出多个第一金属线114，在多个第一金属线114之间形成由第一金属线114的侧壁所定义的第一开口802，且在第一金属线114的顶部上定义出图案化硬遮罩804。
98.上述图案化可以包括例如任何的微影制程及蚀刻制程。蚀刻制程可以包括湿蚀刻制程、干蚀刻制程、或一些其他适合的蚀刻制程。
99.湿蚀刻制程可以使用例如氢氟酸、氢氯酸、磷酸、醋酸、硝酸、硫酸、氢氧化钾、氢氧化四甲胺(tetramethylammonium hudroxide)等。
100.干蚀刻制程可以包括例如感应耦合等离子体(inductively coupled plasma，icp)反应性离子蚀刻(reacive ion etching，rie)制程，其可以使用约100到2000瓦特的功
率、约0到1200伏特的偏压、以及使用下列任一物质：溴化氢、氯、氢、甲烷、氮、氦、氖、氪、四氟甲烷、三氟甲烷、氟甲烷、二氟甲烷、八氟环丁烷、六氟
‑
1，3
‑
丁二烯、氧、氩、一些其他适合的气体等。
101.举例而言，上述图案化可以包括：在光阻的存在下蚀刻中间层708以形成图案化中间层(未显示)；在图案化中间层的存在下蚀刻底层706以形成图案化底层(未显示)；在图案化底层的存在下蚀刻硬遮罩704以形成图案化硬遮罩804；以及在图案化硬遮罩804的存在下蚀刻第一金属材料702以定义出多个第一金属线114。图案化硬遮罩的圆化的(rounded)顶部可以是在图案化硬遮罩804的存在下蚀刻第一金属材料702所造成的结果(例如，可以在蚀刻第一金属材料702时移除一些图案化硬遮罩804)。
102.此外，在图案化时，第一金属材料702的蚀刻速率可以比硬遮罩704及/或图案化硬遮罩804的蚀刻速率大8倍或更多(例如，第一金属材料702可以比硬遮罩704及/或图案化硬遮罩804快8倍地被蚀刻)。此外，在图案化时，第一金属材料702可以比介电层110及/或粘着层(例如，图4的粘着层11)的蚀刻速率大5倍或更多(例如，第一金属材料702可以比介电材料110及/或粘着层快5倍地被蚀刻)。
103.如图9的剖面图900所示，在图案化硬遮罩804上、沿着第一金属线114的侧壁、以及沿着介电层110的顶表面顺应性地形成间隔物前驱物层902，其中介电层110的顶表面定义出第一开口802。间隔物前驱物层902可以包括例如氮化硅、氮氧化硅、氮碳化硅、一些其他适合的材料等。此外，间隔物前驱物层902可以在约180到350度的摄氏温度下通过等离子体辅助cvd(plasma enhanced cvd，pecvd)制程、ald制程等来形成。间隔物前驱物层902的厚度可以是约30到80埃。
104.如图10的剖面图1000所示，图案化间隔物蚀刻物层902以定义出沿着第一金属线114的侧壁的间隔物前驱物1002。上述图案化可以包括干蚀刻制程。举例而言，上述图案化可以包括感应耦合等离子体反应性离子蚀刻制程，其可以使用约100到2000瓦特的功率、约0到1200伏特的电压、以及使用下列任一物质：溴化氢、氯、氢、甲烷、氮、氦、氖、氪、氧、氩等。举例而言，相对于图案化硬遮罩804，上述图案化可以对间隔物前驱物层902具有高选择性。
105.如图11的剖面图1100所示，可以修饰间隔物前驱物1002的侧壁1002a以形成间隔物116。上述修饰可以包括沿着间隔物前驱物1002的侧壁1002a形成一或多个有机化合物。在一些实施例中，上述修饰可以包括胺化间隔物前驱物1002的侧壁1002a(例如，可以在间隔物前驱物1002的侧壁1002a上形成一或多个胺)。因此，间隔物116具有包括一或多个胺的侧壁116a。
106.举例而言，可以沿着间隔物前驱物1002的侧壁1002a形成nh2或一些其他的胺。上述修饰可以通过等离子体处理的方法来达成，上述等离子体处理可以包括将间隔物前驱物1002暴露至等离子体。举例而言，间隔物前驱物1002可以通过icp制程暴露至等离子体，上述icp制程可以使用约500到2000瓦特的功率、约0到300伏特的偏压、以及使用下列任一物质：水、氢、甲烷等。
107.如图12的剖面图1200所示，沿着间隔物116的侧壁116a形成一或多个牺牲层117。可以通过接枝(grafting)制程在间隔物116的侧壁116a上选择性形成一或多个牺牲层117。举例而言，接枝制程可以包括在约0到60度的摄氏温度下将间隔物116的侧壁116a暴露至接枝溶液。接枝溶液可以包括3到30百分比的碳链，且剩余部分的接枝溶液可以包括四氢呋喃
(tetrahydrofuran，thf)、二甲基乙酰胺(dimethylacetamide，dmac)、甲醇、丙酮等。碳链可以具有例如约2000到200000克/莫耳的分子量，且碳链可以以例如环氧化物、碳酸、酸酐、羟基、一些其他适合的官能基等为末端。此外，一或多个牺牲层117可以具有约30到100埃的宽度。
108.在将间隔物116的侧壁116a暴露至接枝溶液时，间隔物116的侧壁116a上的一或多个胺可以与作为碳链的末端的官能基(例如，环氧化物、碳酸、酸酐、羟基)反应。如此一来，碳链可以接合至间隔物116的侧壁116a上的一或多个胺，借此在间隔物116的侧壁116a上形成一或多个牺牲层117。
109.通过在间隔物前驱物1002的侧壁1002a上形成一或多个胺，一或多个牺牲层117能够选择性地沿着间隔物116的侧壁116a接枝。因此，可以达到一或多个牺牲层117的相对高度控制的形成。
110.如图13的剖面图1300所示，在图案化硬遮罩804上、间隔物116上、一或多个牺牲层117上、以及一或多个牺牲层117的侧壁之间沉积介电材料1302以在一或多个牺牲层117的侧壁之间形成第一ild层118。介电材料1302可以包括例如氮氧化硅、氮碳氧化硅、一些si
‑
o
‑
c复合膜、一些其他适合的介电质等，且可以通过cvd制程、pvd制程、ald制程、旋转涂布制程等来形成。
111.如图14的剖面图1400所示，对介电材料1302进行图案化制程以从牺牲层117上以及从间隔物116上移除介电材料。上述平坦化也移除图案化遮罩804。如此一来，可以对准第一金属线114的顶表面、一或多个牺牲层117的顶表面、间隔物116的顶表面、以及第一ild层118的顶表面。上述平坦化制程可以进一步定义出第一ild层118。上述平坦化制程可以包括例如化学机械平坦化(chemical mechanical planarization，cmp)、一些其他适合的平坦化制程等。
112.如图15的剖面图1500所示，移除一或多个牺牲层117，借此在它们的位置留下空腔120。因此，空腔120至少部分地由第一ild层118的相对侧壁1118a、面向第一ild层118的间隔物116的侧壁116a、以及介电层110的顶表面所定义。一或多个牺牲层117可以通过加热制程来移除。举例而言，加热制程可以包括在烘箱或一些其他适合的加热装置中将包括一或多个牺牲层117的集成芯片加热至约100到400度的摄氏温度持续一预定时间。虽然一或多个牺牲层117可以通过加热制程来移除，可以替代地使用一些其他的制程(例如，蚀刻制程等)以移除一或多个牺牲层117。
113.在一些实施例中，在移除一或多个牺牲层117后，可以在间隔物116的侧壁116a上保留一或多个胺(未显示)。替代地，在一些实施例中，在移除一或多个牺牲层117时，可以将一或多个胺从间隔物116的侧壁116a移除。
114.此外，在一些实施例中，一或多个牺牲层117的一或多个部分可以在牺牲层移除制程后保留在间隔物116的侧壁116a上(参见例如图5)。此外，在一些其他的实施例中，一或多个牺牲层117的一或多个部分可以在牺牲层移除制程后保留在第一ild层118的相对侧壁118a上(参见例如图6)。
115.因为一或多个牺牲层117的形成的相对高度的控制，也可以达到空腔120的形成的相对高度的控制。举例而言，因为一或多个牺牲层117能够被选择性地接枝在特定的位置及/或接枝至特定的尺寸，且接着被移除以形成空腔120，也可以达到空腔120的位置及/或
尺寸的控制。
116.通过达到空腔120的形成的高度控制，空腔120的宽度(例如，第一ild层118的侧壁与间隔物116的相邻侧壁之间的距离)从空腔120的顶部到空腔120的底部可以是大致均匀的。举例而言，空腔120的宽度可以沿着空腔120的高度(例如，从空腔120的顶部到空腔120的底部)以小于约5百分比、小于约10百分比、或以一些其他适合的百分比变化。
117.如图16的剖面图1600所示，在第一金属线114上、间隔物116上、第一ild层118上、以及空腔120上形成第一蚀刻停止层122。因此，第一蚀刻停止层122的一或多个底表面部分定义出空腔120。此外，可以在第一蚀刻停止层122上形成第二ild层124，可以在第二ild层124上形成第二蚀刻停止层128，且可以在第二蚀刻停止层128上形成第三ild层130。任何前述的膜层可以通过cvd、pvd、ald、一些其他适合的制程等来形成。
118.在一些实施例中，第一蚀刻停止层122具有定义出空腔120的顶部的弯曲的下表面(参见例如图4)。上述弯曲的下表面可以是在空腔120上沉积第一蚀刻停止层122所造成的结果。
119.如图17的剖面图1700所示，可以在多个第一金属线114上形成导孔126及第二金属线132。形成导孔126及第二金属线132可以包括例如图案化第一蚀刻停止层122、第二ild层124、第二蚀刻停止层128、及第三ild层130中的任何膜层以在任何的前述膜层(例如第一蚀刻停止层122、第二ild层124、第二蚀刻停止层128、第三ild层130)中形成开口，且接着在任何的开口中沉积一或多个金属材料。
120.虽然是将导孔126及第二金属线132的形成绘示为双镶嵌(dual damascene)制程等，可以替代地进行一些其他的金属形成制程(例如，单镶嵌制程、金属图案化制程等)以形成导孔126及第二金属线132中的任何一个。
121.图18绘示了用于形成集成芯片的方法1800的一些实施例的流程图，上述集成芯片包括多个第一金属线之间的第一层间介电(ild)层、间隔物、及空腔。虽然以下将方法1800绘示且描述为一是列的动作或事件，将会理解的是，所绘示的这样的动作或事件的顺序并非以限制性的意义来解释。举例而言，除了那些在此所绘示及/或描述的动作以外，某些动作可以以不同的顺序发生及/或与其他的动作或事件同时发生。此外，并非需要所有绘示的动作以进行一或多个此处描述的面向或实施例。此外，在此描绘的一或多个动作可以以一或多个分隔的动作及/或阶段来执行。
122.在动作1802，在基板上沉积第一金属材料。图7绘示了对应动作1802的一些实施例的剖面图700。
123.在动作1804，图案化第一金属材料以定义出多个第一金属线。图8绘示了对应动作1804的一些实施例的剖面图800。
124.在动作1806，在基板上、多个第一金属线上、且沿着多个第一金属线的侧壁形成间隔物前驱物层。图9绘示了对应动作1806的一些实施例的剖面图。
125.在动作1808，图案化间隔物前驱物层以定义出沿着多个第一金属线的侧壁的间隔物前驱物。图10绘示了对应动作1808的一些实施例的剖面图1000。
126.在动作1810，修饰多个间隔物前驱物的侧壁以形成间隔物。图11绘示了对应动作1810的一些实施例的剖面图1100。
127.在动作1812，沿着间隔物的侧壁形成一或多个牺牲层。图12绘示了对应动作1812
的一些实施例的剖面图1200。
128.在动作1814，在基板上沉积介电材料以形成一或多个牺牲层之间的第一ild层。图13绘示了对应动作1814的一些实施例的剖面图1300。
129.在动作1816，将一或多个牺牲层从间隔物的侧壁移除，借此在它们的位置留下一或多个空腔。图15绘示了对应动作1816的一些实施例的剖面图1500。
130.因此，本公开是关于包括用于改善集成芯片的效能的空腔的集成芯片，以及用于形成上述集成芯片的方法，上述方法提供对于空腔的放置及/或尺寸的控制。
131.因此，在一些实施例中，本公开是关于一种集成芯片，包括：一对第一金属线，位于一基板上；第一层间介电(ild)层，横向位于该对第一金属线之间，第一ild层包括第一介电材料；以及一对间隔物，位于第一ild层的两侧，且通过一对空腔与第一ild层横向分隔，其中该对间隔物包括第二介电材料，且其中该对空腔是由第一ild层的相对侧壁以及面向第一ild层的该对间隔物的多个侧壁所定义。在一些实施例中，面向第一ild层的该对间隔物的侧壁包括一或多个胺。在一些实施例中，第一ild层的顶表面的宽度大于第一ild层的底表面的宽度。在一些实施例中，上述集成芯片还包括：蚀刻停止层，位于该对间隔物上以及第一ild层上，其中蚀刻停止层的一或多个底表面进一步定义该对空腔。在一些实施例中，进一步定义该对空腔的蚀刻停止层的一或多个底表面是弯曲的，且在该对第一金属线的顶表面下方延伸。在一些实施例中，上述集成芯片还包括：一或多个牺牲层，设置于面向第一ild层的该对间隔物的侧壁上。在一些实施例中，上述集成芯片还包括：一或多个牺牲层，设置于第一ild层的相对侧壁上。在一些实施例中，粘着层是沿着该对第一金属线的多个底表面设置。在一些实施例中，定义该对空腔的底部的介电层的一或多个顶表面位于该对第一金属线的底表面下方。
132.在其他实施例中，本公开是关于一种集成芯片，包括：介电层，位于基板上；第一金属线，位于介电层上；第一层间介电(ild)层，位于介电层上，且与第一金属线横向邻近，其中第一ild层包括第一介电材料；一对间隔物，位于介电层上以及第一ild层的两侧，该对间隔物包括与第一介电材料不同的第二介电材料；以及蚀刻停止层，位于第一ild层上以及该对间隔物上，其中第一ild层的相对侧壁、面向第一ild层的该对间隔物的多个侧壁、蚀刻停止层的一或多个底表面、以及介电层的一或多个顶表面定义一对空腔，该对空腔分别横向分隔面向第一ild层的该对间隔物的侧壁与第一ild层的相对侧壁。在一些实施例中，第一ild层的底表面与第一ild层的相对侧壁之间的角度大于90度。在一些实施例中，该对间隔物的底表面与面向第一ild层的该对间隔物的侧壁之间的角度小于90度。在一些实施例中，一或多个胺位于面向第一ild层的该对间隔物的侧壁上，且一或多个胺进一步定义该对空腔。在一些实施例中，该对间隔物中的一个间隔物与第一金属线的侧壁直接接触。在一些实施例中，上述集成芯片还包括：一或多个牺牲层，位于该对间隔物与第一ild层之间，其中一或多个牺牲层进一步定义该对空腔。
133.在又另一个实施例中，本公开是关于一种集成芯片的形成方法，包括：在基板上沉积第一金属；图案化第一金属以定义多个第一金属线；在第一金属线上以及第一金属线的多个侧壁上形成间隔物前驱物层；图案化间隔物前驱物层以沿着第一金属线的侧壁形成多个间隔物前驱物；修饰间隔物前驱物的多个侧壁以形成多个间隔物，其中修饰间隔物前驱物的侧壁包括沿着间隔物前驱物的侧壁形成一或多个有机化合物；在间隔物的多个侧壁上
形成一或多个牺牲层；在基板上沉积第一介电质以在一或多个牺牲层之间形成第一层间介电(ild)层；以及至少部分地从间隔物的侧壁移除一或多个牺牲层，在它们的位置留下一或多个空腔。在一些实施例中，一或多个有机化合物包括一或多个胺。在一些实施例中，形成一或多个牺牲层包括碳链接枝(carbon chain grafting)。在一些实施例中，移除一或多个牺牲层包括对一或多个牺牲层进行加热制程。在一些实施例中，一或多个牺牲层的一或多个部分可以在移除一或多个牺牲层后保留在间隔物的侧壁上或第一ild层的相对侧壁上。
134.以上概述数个实施例的特征，以使本发明所属技术领域中具有通常知识者可更易理解本发明实施例的观点。本发明所属技术领域中具有通常知识者应理解，可轻易地以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解到，此类等效的制程和结构并无悖离本发明的精神与范围，且可在不违背后附的请求项的精神和范围之下，做各式各样的改变、取代和替换。