存储器结构的制造方法与流程

1.本发明涉及一种半导体结构的制造方法，且特别是涉及一种存储器结构的制造方法。


背景技术：

2.目前，在一些存储器元件的制作工艺中，会将电荷存储层形成在相邻两个隔离结构之间的开口中。然而，当相邻两个隔离结构之间的开口的顶部宽度过小时，会使得电荷存储层的沟填(gap-fill)能力的变差。此外，当相邻两个隔离结构之间的开口的顶部宽度过小时，在对开口下方的基底进行的离子注入制作工艺中，隔离结构会对离子注入制作工艺造成遮蔽效应(shadowing effect)，而使得由上述离子注入制作工艺所形成的掺杂区的品质不佳。


技术实现要素：

3.本发明提供一种存储器结构的制造方法，其可提升电荷存储层的沟填能力，且可降低对离子注入制作工艺的遮蔽效应。
4.本发明提出一种存储器结构的制造方法，包括以下步骤。在基底上形成第一垫层。在第一垫层与基底中形成多个隔离结构。对隔离结构进行至少一次形状修饰处理。每次形状修饰处理包括以下步骤。对第一垫层进行第一蚀刻制作工艺，以降低第一垫层的高度，且形成暴露出隔离结构的侧壁的第一开口。在进行第一蚀刻制作工艺之后，对隔离结构进行第二蚀刻制作工艺，以修饰由第一开口所暴露出的隔离结构的侧壁的形状。移除第一垫层，而在相邻两个隔离结构之间形成第二开口。
5.依照本发明的一实施例所述，在上述存储器结构的制造方法中，隔离结构的形成方法可包括以下步骤。对第一垫层与基底进行图案化制作工艺，而在第一垫层与基底中形成多个沟槽。形成填入沟槽中的隔离结构材料层。移除沟槽外部的隔离结构材料层。
6.依照本发明的一实施例所述，在上述存储器结构的制造方法中，在对第一垫层进行图案化制作工艺之后，第一垫层的底面与第一垫层的侧壁之间的夹角可小于86度。
7.依照本发明的一实施例所述，在上述存储器结构的制造方法中，隔离结构材料层的形成方法例如是高深宽比沟填制作工艺(high aspect ratio process，harp)或高密度等离子体化学气相沉积法(high density plasma chemical vapor deposition，hdpcvd)。
8.依照本发明的一实施例所述，在上述存储器结构的制造方法中，第一蚀刻制作工艺例如是湿式蚀刻制作工艺。第一垫层的移除方法例如是湿式蚀刻法。
9.依照本发明的一实施例所述，在上述存储器结构的制造方法中，第一垫层的材料例如是氮化硅。第一蚀刻制作工艺所使用的蚀刻剂可包括磷酸。移除第一垫层所使用的蚀刻剂可包括磷酸。移除第一垫层所使用的磷酸的温度可高于第一蚀刻制作工艺所使用的磷酸的温度。
10.依照本发明的一实施例所述，在上述存储器结构的制造方法中，可通过第二蚀刻
制作工艺扩大第一开口的顶部宽度。
11.依照本发明的一实施例所述，在上述存储器结构的制造方法中，第二蚀刻制作工艺例如是湿式蚀刻制作工艺。
12.依照本发明的一实施例所述，在上述存储器结构的制造方法中，隔离结构的材料例如是氧化硅。第二蚀刻制作工艺所使用的蚀刻剂可包括稀释的氢氟酸(diluted hydrofluoric acid，dhf)。
13.依照本发明的一实施例所述，在上述存储器结构的制造方法中，由形状修饰处理所降低的第一垫层的总高度可为第一垫层的初始高度的二分之一以下。
14.依照本发明的一实施例所述，在上述存储器结构的制造方法中，还可包括以下步骤。在进行形状修饰处理之前，对第一垫层进行清洗制作工艺。
15.依照本发明的一实施例所述，在上述存储器结构的制造方法中，清洗制作工艺所使用的清洗液可包括稀释的氢氟酸。
16.依照本发明的一实施例所述，在上述存储器结构的制造方法中，还可包括以下步骤。在形成第一垫层之前，在基底上形成第二垫层。第二垫层的材料例如是氧化硅。
17.依照本发明的一实施例所述，在上述存储器结构的制造方法中，还包括以下步骤。在移除第一垫层之后，在基底中形成掺杂区。在形成掺杂区之后，移除第二垫层。
18.依照本发明的一实施例所述，在上述存储器结构的制造方法中，还可包括在第二开口中形成电荷存储层。
19.依照本发明的一实施例所述，在上述存储器结构的制造方法中，电荷存储层例如是浮置栅极。
20.依照本发明的一实施例所述，在上述存储器结构的制造方法中，电荷存储层的形成方法可包括以下步骤。形成填入第二开口的电荷存储材料层。移除第二开口外部的电荷存储材料层。
21.依照本发明的一实施例所述，在上述存储器结构的制造方法中，还可包括以下步骤。在形成电荷存储层之前，在第二开口所暴露出的基底上形成第一介电层。
22.依照本发明的一实施例所述，在上述存储器结构的制造方法中，还可包括以下步骤。移除部分隔离结构，而在隔离结构上方形成多个第三开口。在第三开口的表面与电荷存储层上形成第二介电层。在第二介电层上形成导体层。导体层填入第三开口中。
23.依照本发明的一实施例所述，在上述存储器结构的制造方法中，基底可包括存储器元件区与逻辑元件区。存储器结构位于存储器元件区中。存储器元件区中的隔离结构与逻辑元件区中的隔离结构可同时形成。
24.基于上述，在本发明所提出的存储器结构的制造方法中，对隔离结构进行形状修饰处理，以修饰隔离结构的侧壁形状，由此可使得第二开口具有较大的顶部宽度。由于第二开口具有较大的顶部宽度，因此可提升后续形成在第二开口中的电荷存储层的沟填能力。此外，在后续对第二开口下方的基底所进行的离子注入制作工艺中，可降低隔离结构对离子注入制作工艺所造成的遮蔽效应。
25.为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
26.图1a至图1l为本发明一实施例的存储器结构的制造流程剖视图。
27.符号说明
28.10:存储器结构
29.100:基底
30.102,104:垫层
31.106:沟槽
32.108:隔离结构材料层
33.108a:隔离结构
34.110,112,120:开口
35.114:掺杂区
36.116,122:介电层
37.118:电荷存储材料层
38.118a:电荷存储层
39.124:导体层
40.h1:初始高度
41.h2:总高度
42.s1:底面
43.s2,s3:侧壁
44.w1,w2:顶部宽度
45.θ:夹角
具体实施方式
46.图1a至图1l为本发明一实施例的存储器结构的制造流程剖视图。
47.请参照图1a，可在基底100上形成垫层102。基底100可为半导体基底，如硅基底。垫层102的材料例如是氧化硅。垫层102的形成方法例如是热氧化法。
48.接着，可在垫层102上形成垫层104。垫层104的材料例如是氮化硅。垫层104的形成方法例如是化学气相沉积法。
49.请参照图1b，对垫层104、垫层102与基底100进行图案化制作工艺，而在垫层104、垫层102与基底100中形成多个沟槽106。举例来说，可通过光刻制作工艺与蚀刻制作工艺(如，干式蚀刻制作工艺)对垫层104、垫层102与基底100进行图案化。此外，在对垫层104进行图案化制作工艺之后，垫层104的底面s1与垫层104的侧壁s2之间的夹角θ可小于86度，由此可提升后续形成在沟槽104中的隔离结构的沟填能力。
50.请参照图1c，形成填入沟槽106中的隔离结构材料层108。隔离结构材料层108的材料例如是氧化硅。隔离结构材料层108的形成方法例如是高深宽比沟填制作工艺(harp)或高密度等离子体化学气相沉积法(hdpcvd)。
51.请参照图1d，移除沟槽106外部的隔离结构材料层108，而在垫层104、垫层102与基底100中形成多个隔离结构108a。沟槽106外部的隔离结构材料层108的移除方法例如是化学机械研磨法。在本实施例中，隔离结构108a的形成方法是以上述方法为例，但本发明并不
以此为限。
52.请参照图1e与图1f，对隔离结构108a进行至少一次形状修饰处理。每次形状修饰处理包括进行图1e与图1f中的步骤。此外，在进行形状修饰处理之前，可对垫层104进行清洗制作工艺，以移除垫层104上的原生氧化层(native oxide)(未示出)。清洗制作工艺所使用的清洗液可包括稀释的氢氟酸。
53.请参照图1e，对垫层104进行第一蚀刻制作工艺，以降低垫层104的高度，且形成暴露出隔离结构108a的侧壁s3的开口110。开口110可具有顶部宽度w1。第一蚀刻制作工艺例如是湿式蚀刻制作工艺。在垫层104的材料为氮化硅且第一蚀刻制作工艺为湿式蚀刻制作工艺的情况下，第一蚀刻制作工艺所使用的蚀刻剂可包括磷酸。
54.请参照图1f，在进行第一蚀刻制作工艺之后，对隔离结构108a进行第二蚀刻制作工艺，以修饰由开口110所暴露出的隔离结构108a的侧壁s3的形状。如此一来，可通过第二蚀刻制作工艺扩大开口110的顶部宽度。举例来说，可将开口110的顶部宽度从顶部宽度w1(图1e)扩大成宽度w2(图1f)。第二蚀刻制作工艺例如是湿式蚀刻制作工艺。在隔离结构108a的材料为氧化硅且第二蚀刻制作工艺为湿式蚀刻制作工艺的情况下，第二蚀刻制作工艺所使用的蚀刻剂可包括稀释的氢氟酸。在第二蚀刻制作工艺中，除了移除隔离结构108a的部分侧部来修饰由开口110所暴露出的隔离结构108a的侧壁s3的形状之外，也可能会移除隔离结构108a的部分顶部，而降低隔离结构108a的高度。此外，由于垫层104覆盖垫层102，因此第二蚀刻制作工艺不会对垫层102造成损耗。
55.在图1e与图1f中，虽然是以对隔离结构108a进行一次形状修饰处理为例，但本发明并不以此为限。在其他实施例中，亦可对隔离结构108a进行多次形状修饰处理，以获得所需的隔离结构108a的侧壁形状。亦即，只要对隔离结构108a进行至少一次形状修饰处理即属于本发明所涵盖的范围。另外，由至少一次形状修饰处理所降低的垫层104的总高度h2可为垫层104的初始高度h1的二分之一以下。在一些实施例中，由形状修饰处理所降低的垫层104的总高度h2可为垫层104的初始高度h1的四分之一至二分之一。在一些实施例中，由形状修饰处理所降低的垫层104的总高度h2可为垫层104的初始高度h1的三分之一至二分之一。
56.此外，在对隔离结构108a进行多次形状修饰处理的情况下，会进行多次第一蚀刻制作工艺与多次第二蚀刻制作工艺。每次第一蚀刻制作工艺对垫层104的移除量可为相同或不同。每次第二蚀刻制作工艺对隔离结构108a的移除量可为相同或不同。
57.请参照图1g，移除垫层104，而在相邻两个隔离结构108a之间形成开口112。垫层104的移除方法例如是湿式蚀刻法。在垫层104的材料为氮化硅的情况下，湿式蚀刻法所使用的蚀刻剂可包括磷酸。此外，移除第一垫层所使用的蚀刻剂可包括磷酸。移除垫层104所使用的磷酸的温度可高于第一蚀刻制作工艺所使用的磷酸的温度。举例来说，用以降低垫层104的高度的第一蚀刻制作工艺所使用的磷酸的温度可为120℃至140℃，且移除垫层104所使用的磷酸的温度可为150℃至170℃。在用以降低垫层104的高度的第一蚀刻制作工艺中，使用较低温的磷酸可有效地控制垫层104的移除量。在移除垫层104的步骤中，使用较高温的磷酸可快速移除垫层104。
58.接着，在移除垫层104之后，可在基底100中形成掺杂区114。掺杂区114例如是井区。掺杂区114的形成方法例如是离子注入法。在对隔离结构108a进行上述形状修饰处理之
后，可使得开口112具有较大的顶部宽度，因此可降低隔离结构108a对离子注入制作工艺所造成的遮蔽效应。
59.请参照图1h，在形成掺杂区114之后，可移除垫层102。由此，可使得开口112暴露出基底100。垫层102的移除方法例如是湿式蚀刻法。在垫层102的材料为氧化硅的情况下，湿式蚀刻法所使用的蚀刻剂可包括稀释的氢氟酸。此外，在移除垫层102的制作工艺中，可能会同时移除隔离结构108a的部分顶部与部分侧部。
60.请参照图1i，可在开口112所暴露出的基底100上形成介电层116。介电层116可用以作为隧穿介电层。介电层116的材料例如是氧化硅。介电层116的形成方法例如是热氧化法。
61.然后，可形成填入开口112的电荷存储材料层118。电荷存储材料层118可位于介电层116上。电荷存储材料层118的材料例如是掺杂多晶硅。电荷存储材料层118的形成方法例如是化学气相沉积法。在对隔离结构108a进行上述形状修饰处理之后，可使得开口112具有较大的顶部宽度，因此可提升形成在开口112中的电荷存储材料层118的沟填能力。
62.请参照图1j，可移除开口112外部的电荷存储材料层118，而在开口112中形成电荷存储层118a。电荷存储层118a例如是浮置栅极。开口112外部的电荷存储材料层118的移除方法例如是化学机械研磨法。在本实施例中，电荷存储层118a的形成方法是以上述方法为例，但本发明并不以此为限。
63.请参照图1k，可移除部分隔离结构108a，而在隔离结构108a上方形成多个开口120。部分隔离结构108a的移除方法包括湿式蚀刻法、干式蚀刻法或其组合。
64.请参照图1l，可在开口120的表面与电荷存储层118a上形成介电层122。举例来说，介电层122可为氧化硅层/氮化硅层/氧化硅层(ono)的复合层。介电层122的形成方法例如是化学气相沉积法或临场蒸气产生技术(issg)。
65.接着，可在介电层122上形成导体层124。导体层124填入开口120中。导体层124可用以作为控制栅极。导体层124的材料例如是掺杂多晶硅。导体层124的形成方法例化学气相沉积法。如图1b所示，由于垫层104的底面s1与垫层104的侧壁s2之间的夹角θ可小于86度，因此可使得隔离结构108a具有较大的初始顶部宽度。如此一来，即使上述形状修饰处理会造成隔离结构108a的顶部宽度变小，隔离结构108a仍可具有足够的顶部宽度，亦即后续形成的开口120可具有足够的顶部宽度，因此可使得形成在开口120中的导体层124具有足够的沟填能力。
66.通过上述方法，可形成存储器结构10。存储器结构10可为非挥发性存储器，如嵌入式闪存存储器(embedded flash(eflash)memory)。在一些实施例中，基底100可包括存储器元件区与逻辑元件区。存储器结构10可位于存储器元件区中。存储器元件区中的隔离结构108a与逻辑元件区中的隔离结构(未示出)可同时形成。
67.基于上述实施例可知，上述存储器结构10的制造方法中，会对隔离结构108a进行形状修饰处理，以修饰隔离结构108a的侧壁形状，由此可使得开口112具有较大的顶部宽度。由于开口112具有较大的顶部宽度，因此可提升后续形成在开口112中的电荷存储层118a的沟填能力。此外，在后续对开口112下方的基底100所进行的离子注入制作工艺中，可降低隔离结构108a对离子注入制作工艺所造成的遮蔽效应。
68.综上所述，在上述实施例的存储器结构的制造方法中，会对隔离结构进行形状修
饰处理，因此可提升电荷存储层的沟填能力，且可降低对离子注入制作工艺的遮蔽效应。
69.虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。