半导体装置的制作方法

1.本发明实施例涉及半导体制造技术，特别是涉及半导体装置。


背景技术：

2.半导体集成电路(integrated circuit，ic)产业已经历了指数型成长。集成电路材料和设计上的技术进展已产生了数个世代的集成电路，每一世代皆较前一世代具有更小且更复杂的电路。在集成电路演进的历程中，当几何尺寸(亦即使用生产制程可以产生的最小元件(或线))缩减时，功能密度(亦即单位芯片面积的互连装置数量)通常也增加。这种尺寸微缩制程通常通过提高生产效率及降低相关成本而提供一些效益。这样的尺寸微缩也增加了加工和制造上的复杂度。
3.举例来说，随着集成电路技术朝更小的技术节点发展，已经引入多栅极装置，以通过增加栅极
‑
通道耦合、降低截止状态电流和降低短通道效应(short
‑
channel effects，sces)来改善栅极控制。多栅极装置通常是指具有栅极结构或其一部分设置在通道区的多于一侧上方的装置。鳍状场效晶体管(fin
‑
like field effect transistors，finfet)和多桥通道(multi
‑
bridge channel，mbc)晶体管是多栅极装置的范例，这些装置已成为高效能和低漏电应用的受欢迎且有希望的候选者。鳍状场效晶体管具有一侧以上被栅极包覆的升高的通道(例如栅极包覆从基底延伸的半导体材料的“鳍片”的顶部和侧壁)。多桥通道晶体管的栅极结构可以部分或全部围绕通道区延伸，以提供对通道区两侧或更多侧的连接。由于多桥通道晶体管的栅极结构环绕通道区，多桥通道晶体管也可以称为环绕栅极晶体管(surrounding gate transistor，sgt)或全绕式栅极(gate
‑
all
‑
around，gaa)晶体管。多桥通道晶体管的通道区可以由纳米线、纳米片、其他纳米结构及/或其他合适的结构形成。通道区的形状也给多桥通道晶体管替代名称，例如纳米片晶体管或纳米线晶体管。随着多栅极装置中栅极结构与源极/漏极部件之间的间距缩减，栅极结构与源极/漏极部件之间的电容(有时称为栅极
‑
漏极电容(gate
‑
drain capacitance，c
gd
))可能对装置效能变得关键，特别是在高频应用。因此，虽然传统的多栅极结构通常足以满足其预期目的，但并非在所有面向都令人满意。


技术实现要素：

4.根据一些实施例提供半导体装置。此半导体装置包含在基底上的底介电部件；在底介电部件正上方的多个通道构件；包覆环绕每个通道构件的栅极结构；沿着第一方向将底介电部件夹在中间的两个第一外延部件；以及沿着第一方向将多个通道构件夹在中间的两个第二外延部件。
5.根据另一些实施例提供半导体装置。此半导体装置包含在基底上的底介电部件；在底介电部件正上方的多个通道构件；以及包覆环绕多个通道构件中的每一个的栅极结构，其中底介电部件设置在基底与栅极结构的底表面之间，并且其中底介电部件包含接缝。
6.根据又另一些实施例提供半导体装置的形成方法。此半导体装置的形成方法包含
在基底上沉积底牺牲层；在底牺牲层上沉积底盖层；在底盖层上沉积堆叠，此堆叠由交错的多个通道层与多个牺牲层形成；由基底、底牺牲层、底盖层和堆叠形成鳍状结构；在鳍状结构的通道区上方形成虚设栅极堆叠；在虚设栅极堆叠上方形成间隔层；凹蚀鳍状结构的源极/漏极区以暴露出底牺牲层、底盖层和堆叠的侧壁；选择性地且部分地凹蚀多个牺牲层以形成内间隔凹槽；在内间隔凹槽中形成内间隔部件；以及用底介电部件置换底牺牲层。
附图说明
7.通过以下的详细描述配合所附图式，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
8.图1根据本发明实施例的一或多个面向绘示具有底介电层的半导体装置的形成方法的流程图。
9.图2、图3、图4a、图4b、图5a、图5b、图6a、图6b、图7a、图7b、图8a、图8b、图9、图10a、图10b、图11a、图11b、图12a、图12b、图13a、图13b、图14a、图14b、图15、图16和图17根据本发明实施例的一或多个面向绘示在根据图1的方法的生产制程期间的工件的局部剖面图。
10.图18根据本发明实施例的一或多个面向绘示具有底氧化物层的半导体装置的形成方法的流程图。
11.图19、图20、图21a、图21b、图22a、图22b、图23a、图23b、图24a、图24b、图25a、图25b、图26a、图26b、图27a、图27b、图28a、图28b、图29a、图29b、图30、图31和图32根据本发明实施例的一或多个面向绘示在根据图18的方法的生产制程期间的工件的局部剖面图。
12.其中，附图标记说明如下：
13.10：通道区
14.20：源极/漏极区
15.100，300：方法
16.102，104，106，108，110，112，114，116，118，120，122，124，126，128，130，132，134，302，304，306，308，310，312，314，316，318，320，322，324，326，328，330，332，334：方框
17.200：工件
18.202：基底
19.203：底牺牲层
20.204：堆叠
21.205：底盖层
22.206：牺牲层
23.208：通道层
24.210：鳍状结构
25.211：沟槽
26.212：隔离部件
27.214：虚设介电层
28.216：虚设电极层
29.217：氮化物硬遮罩层
30.218：栅极顶部硬遮罩层
31.219：氧化物硬遮罩层
32.220：虚设栅极堆叠
33.222：第一间隔层
34.223：栅极间隔层
35.224：第二间隔层
36.226：源极/漏极凹槽
37.228：内间隔凹槽
38.230：内间隔部件
39.232：底空缺
40.234：底介电部件
41.236：接缝
42.240：衬垫
43.242：第一外延部件
44.244：第二外延部件
45.246：第三外延部件
46.248：接触蚀刻停止层
47.250：层间介电层
48.252：第一栅极结构
49.254：第二栅极结构
50.260：p型mbc晶体管
51.262：n型mbc晶体管
52.1000：第一装置区
53.2000：第二装置区
54.2030：底氧化物部件
55.d1：第一深度
56.d2：第二深度
57.x，y，z：方向
具体实施方式
58.以下内容提供许多不同实施例或范例，用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用于限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件上或上方，可能包含形成第一部件和第二部件直接接触的实施例，也可能包含额外的部件形成于第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本发明实施例在不同范例中可重复使用参考标号及/或字母。此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或组态之间有特定的关系。
59.此外，本文可能使用空间相对用语，例如“在
……
之下”、“在
……
下方”、“下方的”、“在
……
上方”、“上方的”及类似的用语，这些空间相对用语是为了便于描述如图所示的一
个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语涵盖使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则在此所使用的空间相对形容词也将依转向后的方位来解释。另外，当以“约”、“近似”和类似的用语描述数值或数值范围时，除非另有规定，此用语欲涵盖所述数值的 /
‑
10％以内的数值。举例来说，用语“约5nm”涵盖4.5nm至5.5nm的尺寸范围。
60.本发明实施例总体上关于多栅极晶体管和制造方法，并且更具体地关于多栅极晶体管具有底介电层以降低栅极
‑
漏极电容。
61.多栅极装置包含在通道区的至少两侧上形成栅极结构的晶体管。多栅极装置的范例包含具有鳍状结构的鳍状场效晶体管和具有多个通道构件的多桥通道晶体管。如前所述，多桥通道晶体管也可以被称为环绕栅极晶体管、全绕式晶体管、纳米片晶体管或纳米线晶体管。这些多栅极装置可以是n型或p型。多桥通道晶体管包含在通道区的四侧上(例如围绕通道区的一部分)形成栅极结构或栅极结构的一部分的任何装置。根据本发明实施例的多桥通道装置可以具有设置在纳米线通道构件、棒状通道构件、纳米片通道构件、纳米结构通道构件、桥形通道构件及/或其他合适的通道构造中的通道区。在多桥通道晶体管中，由于通道区邻近源极/漏极区，所以当外延源极/漏极部件延伸至低于栅极结构的底表面的高度时，可以在源极/漏极区中的外延源极/漏极部件和通道区中的栅极结构之间形成额外的栅极
‑
漏极电容。另外，在通道区下方的块状基底中可能存在杂散掺质(stray dopants)，进而产生漏电路径。额外的栅极
‑
漏极电容和漏电路径都可能影响多桥通道晶体管的效能。
62.本发明实施例提供半导体装置的实施例，其中底介电部件或底氧化物部件使通道区与块状基底绝缘。为了形成底介电部件或底氧化物部件，本发明实施例的方法在形成交替的半导体层的堆叠之前在基底上形成底牺牲层和底盖层。在从基底、底牺牲层、底盖层和堆叠形成鳍状结构之后，将底牺牲层图案化为底牺牲部件。本发明实施例的方法的操作用底介电部件替代底牺牲部件或将底牺牲部件氧化为底氧化物部件。本发明实施例的方法还包含在两阶段中形成外延源极/漏极部件的操作。先在源极/漏极凹槽中形成第一外延部件，以与底介电部件或底氧化物部件相接，第一外延部件可以由未掺杂的半导体材料形成。然后在第一外延部件上方形成第二外延部件，第二外延部件可以用n型或p型掺质重掺杂并且比第一外延部件更导电。底介电部件(或底氧化物部件)和外延源极/漏极部件的两阶段形成皆降低栅极漏极电容(c
gd
)和漏电。
63.现在将参照图式更详细地描述本发明实施例的各种面向。在这方面，图1和图18是绘示根据本发明实施例中的一些实施例的从工件形成半导体装置的方法100和300的流程图。方法100和300只是范例，并非用于将本发明实施例限制为方法100和300中明确说明的内容。可以在方法100和300之前、期间和之后提供额外的步骤，并且对于方法100的其他实施例，可以移动、替换或消除一些步骤。为了简化，本文没有详细描述所有步骤。以下结合在根据方法100和300的不同制造阶段的工件的局部剖面图来描述方法100和300。以“a”结尾的图绘示沿着x方向的工件200(或半导体装置200)的局部剖面图，x方向是虚设栅极堆叠或栅极结构的长度方向。以“b”结尾的图绘示沿着y方向的工件200(或半导体装置200)的局部剖面图，y方向是鳍状结构的长度方向。
64.参照图1和图2，方法100包含方框102，在工件200的基底202上沉积底牺牲层203。在一些实施例中，基底202可以是半导体基底，例如硅基底。基底202也可以包含其他半导
体，例如锗、碳化硅(sic)、硅锗(sige)或金刚石。或者，基底202可以包含化合物半导体及/或合金半导体。在描绘的实施例中，基底202是硅基底。为了便于参照，可以将基底202和将在基底202上形成的层或部件统称为工件200。因为一完成生产制程就将工件200制造成半导体装置200，所以根据内文需求，可以将工件200称为半导体装置200。此外，可以由工件200形成的例示性半导体装置可以包含各种其他装置和部件，例如其他类型的装置，包含额外的晶体管、双极接面晶体管(bipolar junction transistors)、电阻器、电容器、电感器、二极管、熔丝、静态随机存取存储器(sram)及/或其他逻辑电路等，但为了更好地理解本发明实施例的发明构想而被简化。
65.底牺牲层203可以包含半导体材料，例如硅锗。在那些实施例中，底牺牲层203可以包含约10％至约50％的第一锗含量。如将在以下描述的，底牺牲层203的第一锗浓度允许选择性地凹蚀具有不同锗浓度的硅锗牺牲层(将在以下描述)。在一些实施方式中，使用分子束外延(molecular beam epitaxy，mbe)制程、气相外延(vapor
‑
phase epitaxy，vpe)、超高真空化学气相沉积(ultra
‑
high vacuum cvd，uhv
‑
cvd)、金属有机化学气相沉积(metalorganic chemical vapor deposition，mocvd)制程及/或其他合适的外延成长制程在基底202上外延沉积底牺牲层203。在一些情况下，底牺牲层203形成为具有约8nm至约10nm的厚度。
66.参照图1和图2，方法100包含方框104，在底牺牲层203上沉积底盖层205。底盖层205包含与形成底牺牲层203的半导体材料不同的半导体材料。在一些实施例中，底盖层205由硅形成。在一些实施方式中，使用分子束外延制程、气相外延制程、超高真空化学气相沉积制程、金属有机化学气相沉积制程及/或其他合适的外延成长制程在底牺牲层203上外延沉积底盖层205。如将在以下描述的，底盖层205用于将底牺牲层203与上覆层(例如堆叠中的牺牲层(将在以下描述))隔离。因此，底盖层205可能需要约3nm的最小厚度。同时，因为不打算将底盖层205形成为通道构件，所以可能期望在后续制程中尽可能地移除底盖层205。因此，底盖层205的厚度可以不超过约4nm，以有助于令人满意地移除底盖层205。由于这些原因，在一些实施例中，底盖层205的厚度可以为约3nm至约4nm。
67.参照图1和图2，方法100包含方框106，在底盖层205上沉积牺牲层206和通道层208的堆叠204。如图2所示，堆叠204中的牺牲层206和通道层208交替堆叠，使得通道层208交错插入牺牲层206，反之亦然。牺牲层206和通道层208由不同的半导体材料形成，其被配置以允许选择性地移除牺牲层206而大致不损伤通道层208。在一实施例中，牺牲层206包含硅锗而通道层208包含硅。在此实施例中，牺牲层206包含第二锗含量，其大于底牺牲层203的第一锗含量。在一些情况下，第二锗浓度为约30％至约45％。已经观察到，锗浓度的差异允许选择性地且部分地凹蚀牺牲层206以在方框118形成内间隔凹槽228(如图6a所示)，而仅最小程度地凹蚀底牺牲层203。虽然更高的第二锗浓度可以进一步提高选择性，但锗浓度太高会影响牺牲层206中所得硅锗的结晶度。作为范例，可以通过分子束外延制程、气相外延制程、超高真空化学气相沉积制程、金属有机化学气相沉积制程及/或其他合适的外延成长制程来形成堆叠204中的牺牲层206和通道层208。
68.完全预想到用于牺牲层206和通道层208的其他半导体材料。在一些替代实施例中，牺牲层206和通道层208可以包含其他材料，例如锗、化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟、合金半导体，例如gaasp、alinas、algaas、ingaas、
gainp及/或gainasp、或前述的组合。如所讨论的，可以选择牺牲层206和通道层208的材料，使得可以选择性地移除或凹蚀牺牲层206，而大致不损伤通道层208。
69.应注意的是，如图2所示的交替设置三层牺牲层206和三层通道层208仅用于说明的目的，而非用于将本发明实施力限制于超出权利要求具体引述的范围。可以理解的是，可以在堆叠204中形成任何数量的牺牲层和通道层。这些层的数量取决于半导体装置200的期望的通道构件的数量。在一些实施例中，通道层208的数量为2至10。在一些实施例中，所有牺牲层206可以具有大致均匀的第一厚度，并且所有通道层208可以具有大致均匀的第二厚度。第一厚度和第二厚度可以相同或不同。通道层208或通道层208的一部分可以作为后续形成的多栅极装置的通道构件，并基于装置效能考量来选择每个通道层208的厚度。牺牲层206可以最终被移除并用于界定后续形成的多栅极装置的相邻通道区之间的垂直距离，并基于装置效能考量来选择每个牺牲层206的厚度。
70.参照图1和图3，方法100包含方框108，由堆叠204、底盖层205、底牺牲层203和基底202形成鳍状结构210。在方框108，使用微影制程和蚀刻制程来图案化堆叠204、底盖层205、底牺牲层203和基底202的一部分。微影制程可以包含涂布光阻(例如旋转涂布(spin
‑
on coating))、软烘烤、遮罩对准、曝光、曝光后烘烤、显影光阻、清洗(rinsing)、干燥(例如旋转干燥及/或硬烘烤)、其他合适的微影制程及/或前述的组合。虽然未明确绘示，但可以在堆叠204上方形成一或多个硬遮罩层以促进光学微影制程。在一些实施方式中，可以在堆叠204上方沉积含氮硬遮罩层和含氧硬遮罩层。含氮硬遮罩层可以包含氮化硅或氮碳化硅。含氧硬遮罩层可以包含氧化硅或碳氧化硅。蚀刻制程可以包含干式蚀刻(例如反应离子蚀刻(reactive ion etching，rie))、湿式蚀刻及/或其他蚀刻方法。在一些实施方式中，可以使用双重图案化或多重图案化制程来界定鳍状结构，鳍状结构的例如节距小于使用单一、直接光学微影制程可获得的节距。举例来说，在一实施例中，在基底上方形成材料层并使用光学微影制程将材料层图案化。使用自对准制程在图案化的材料层旁边形成间隔物。然后，移除图案化的材料层，接着可以使用剩余的间隔物或心轴(mandrels)，通过蚀刻堆叠204、底盖层205、底牺牲层203和基底202的一部分来图案化鳍状结构210。
71.参照图1和图3，方法100包含方框110，在鳍状结构210之间形成隔离部件212。在一些实施例中，可以在相邻鳍状结构210之间的沟槽211中沉积隔离部件212，以将鳍状结构210彼此隔离。隔离部件212也可以称为浅沟槽隔离(shallow trench isolation，sti)部件212。作为范例，在一些实施例中，先在基底202上方沉积用于隔离部件212的介电材料，以介电材料填充沟槽211。在一些实施例中，介电材料可以包含氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(fluorine
‑
doped silicate glass，fsg)、低介电常数介电质、前述的组合及/或其他合适的材料。在各种范例中，可以通过旋转涂布制程、化学气相沉积制程、次常压化学气相沉积(subatmospheric cvd，sacvd)制程、可流动式化学气相沉积(flowable cvd)制程、原子层沉积制程、物理气相沉积(physical vapor deposition，pvd)制程及/或其他合适的制程来沉积介电层。然后，例如通过化学机械研磨(chemical mechanical polishing，cmp)制程来薄化并平坦化沉积的介电材料。通过干式蚀刻制程、湿式蚀刻制程及/或前述的组合进一步凹蚀或拉回平坦化的介电层，以形成浅沟槽隔离部件212。在凹蚀之后，鳍状结构210在浅沟槽隔离部件212上方升高。
72.参照图1、图3、图4a和图4b，方法100包含方框112，在鳍状结构210上方形成虚设栅
极堆叠220。在图3、图4a和图4b所示的一些实施例中，虚设栅极堆叠220包含虚设介电层214和虚设电极层216。在那些实施例中，用于图案化虚设栅极堆叠220的栅极顶部硬遮罩层218可以留在虚设电极层216的顶部上以保护虚设电极层216。在描绘的实施例中，栅极顶部硬遮罩层218可以包含氮化物硬遮罩层217和在氮化物硬遮罩层217上方的氧化物硬遮罩层219。在一些实施方式中，虚设介电层214可以包含氧化硅，虚设电极层216可以包含多晶硅，氮化物硬遮罩层217可以包含氮化硅或氮氧化硅，并且氧化物硬遮罩层219可以包含氧化硅。为了便于参照，虚设栅极堆叠220可以不仅用于指虚设介电层214、虚设电极层216，还可以指栅极顶硬遮罩层218(包含氮化物硬遮罩层217和氧化物硬遮罩层219)。虚设栅极堆叠220用作占位元件以经历各种制程，并在随后的步骤中将被移除并由功能栅极结构取代。如图4a所示，虚设栅极堆叠220设置在鳍状结构210的通道区10上方。每个通道区10沿着对准y方向的鳍状结构210的长度方向设置在两个源极/漏极区20之间。可以使用化学气相沉积制程、原子层沉积制程或合适的沉积制程来沉积虚设介电层214、虚设电极层216和栅极顶硬遮罩层218中的每一个。类似于鳍状结构210，可以使用光学微影和蚀刻制程来图案化虚设栅极堆叠220。
73.在图4a和图4b所示的一些实施例中，在形成虚设栅极堆叠220之后，从鳍状结构210的源极/漏极区20移除虚设介电层214。亦即，移除未被虚设电极层216覆盖的虚设介电层214。移除制程可以包含湿式蚀刻、干式蚀刻及/或前述的组合。选择蚀刻制程以选择性地蚀刻虚设介电层214，而大致上不蚀刻鳍状结构210、栅极顶部硬遮罩层218和虚设电极层216。
74.参照图1、图4a和图4b，方法100包含方框114，在工件200上方沉积栅极间隔层223。栅极间隔层223可以是单层或多层结构。图4a和图4b绘示多层的范例，其中栅极间隔层223包含第一间隔层222和第二间隔层224。第一间隔层222和第二间隔层224顺应性地(conformally)沉积在工件200上方，包含在虚设栅极堆叠220的顶表面和侧壁。在本文中可以使用用语“顺应性地”以方便描述在各个区域上方具有大致均匀厚度的层。第一间隔层222的介电常数低于第二间隔层224的介电常数，并且第二间隔层224比第一间隔层222更耐蚀刻。在一些实施例中，第一间隔层222可以包含氧化硅、碳氧化硅或合适的低介电常数介电材料。第二间隔层224可以包含氮碳化硅、氮化硅、氧化锆、氧化铝或合适的介电材料。可以使用例如化学气相沉积制程、次常压化学气相沉积(sacvd)制程、可流动式化学气相沉积制程、原子层沉积制程、物理气相沉积制程或其他合适的制程在虚设栅极堆叠220上方沉积第一间隔层222和第二间隔层224。如图4b所示，栅极间隔层223不仅设置在通道区10中的虚设栅极堆叠220的侧壁和顶表面上方，而且还设置在源极/漏极区20中的鳍状结构210的侧壁和顶表面上方。虽然未明确绘示于图4a和图4b中，可以在非等向性蚀刻制程中回蚀刻栅极间隔层223，以从鳍状结构210的顶表面的未被虚设栅极堆叠220覆盖的部分移除栅极间隔层223，借此暴露出源极/漏极区20。可以通过这个非等向性蚀刻制程完全移除设置在虚设栅极堆叠220正上方的栅极间隔层223的部分，而栅极间隔层223保留在虚设栅极堆叠220的侧壁上。
75.参照图1、图5a和图5b，方法100包含方框116，凹蚀鳍状结构210的源极/漏极区20。虽然未明确绘示，但可以使用光学微影制程和至少一个硬遮罩来进行方框116的操作。在一些实施例中，通过干式蚀刻或适当的蚀刻制程来蚀刻未被虚设栅极堆叠220和栅极间隔层
223覆盖的鳍状结构210的源极/漏极区20，以形成源极/漏极凹槽226。举例来说，干式蚀刻制程可以实施含氧气体、含氟气体(例如cf4、sf6、ch2f2、chf3及/或c2f6)、含氯气体(例如cl2、chcl3、ccl4及/或bcl3)、含溴气体(例如hbr及/或chbr3)、含碘气体、其他合适的气体及/或等离子体、及/或前述的组合。在图5a和图5b所示的一些实施例中，凹蚀鳍状结构210的源极/漏极区20以暴露出牺牲层206和通道层208在源极/漏极凹槽226中的侧壁。如图5a所示，在方框116的凹蚀继续向下穿过底牺牲层203并延伸到基底202的一部分中。在这一点上，连续的底牺牲层203和底盖层205在鳍状结构210的通道区10中被划分为底牺牲部件203和底盖部件205。
76.参照图1、图6a和图6b，方法100包含方框118，选择性地且部分地蚀刻牺牲层206以形成内间隔凹槽228。在方框118，沿着y方向选择性地且部分地凹蚀暴露于源极/漏极凹槽226中的牺牲层206以形成内间隔凹槽228，而大致上不蚀刻栅极间隔层223、通道层208和底盖部件205。在底牺牲部件203和牺牲层206都由硅锗形成的实施例中，也可以凹蚀底牺牲部件203，虽然因为较低的锗浓度而不过度凹蚀。如前所述，底牺牲部件203中较低的第一锗浓度使其比具有较高第二锗浓度的牺牲层206更慢地被蚀刻。在图6a所示的一些实施方式中，底牺牲部件203可以被凹蚀第一深度d1，并且每个牺牲层206可以被凹蚀第二深度d2。第二深度d2大于第一深度d1。在一些情况下，第一深度d1可以小于约1nm，第二深度d2可以为约5nm至约9nm。第二深度d2是内间隔凹槽228的y方向尺寸。在通道层208大致由si组成且牺牲层206大致由sige组成的实施例中，牺牲层206的选择性凹蚀可以包含sige氧化制程，然后是sige氧化物移除。在那些实施例中，sige氧化制程可以包含使用臭氧。在一些实施例中，选择性凹蚀可以是选择性等向蚀刻制程(例如选择性干式蚀刻制程或选择性湿式蚀刻制程)，并由蚀刻制程的持续时间来控制凹蚀牺牲层206的程度。在一些实施例中，选择性干式蚀刻制程可以包含使用一或多种基于氟的蚀刻剂，例如氟气或氢氟碳化物(hydrofluorocarbons)。在一些实施例中，选择性湿式蚀刻制程可以包含氟化氢(hf)或nh4oh蚀刻剂。
77.参照图1、图7a和图7b，方法100包含方框120，在内间隔凹槽228中形成内间隔部件230。在一些实施例中，在方框120的操作可以包含在工件200上方毯覆式沉积内间隔材料层，并回蚀刻内间隔材料层以内间隔部件230。内间隔材料层可以是单层或多层结构。在一些实施方式中，内间隔材料层的沉积可以使用化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层沉积或其他合适的方法。内间隔材料层可以包含金属氧化物、氧化硅、氮碳氧化硅、氮化硅、氮氧化硅、富碳的氮碳化硅或低介电常数介电材料。这里的金属氧化物可以包含氧化铝、氧化锆、氧化钽、氧化钇、氧化钛、氧化镧或其他合适的金属氧化物。
78.然后，回蚀刻沉积的内间隔材料层，以从通道层208的侧壁移除内间隔材料层，以获得在内间隔凹槽228中的内间隔部件230。在方框120，还可以从虚设栅极堆叠220、栅极间隔层223和隔离部件212的顶表面移除内间隔材料层。在一些实施例中，选择内间隔材料层的成分，使得可以在大致不蚀刻栅极间隔层223的情况下选择性地移除内间隔材料层。在一些实施方式中，在方框120进行的回蚀刻操作可以包含使用氟化氢(hf)、氟气(f2)、氢(h2)、氨(nh3)、三氟化氮(nf3)或其他基于氟的蚀刻剂。如图7a所示，每个内间隔部件230直接接触凹蚀的牺牲层206并设置在两个相邻的通道层208之间。在一些实施方式中，因为底牺牲部
件203中的第一深度d1是浅的(即，沿y方向小于1nm)，回蚀刻可以移除沉积在底牺牲部件203的侧壁上的内间隔材料层。缺少覆盖底牺牲部件203的侧壁的内间隔部件230有助于方框122的置换操作。
79.参照图1、图8a、图8b、图9、图10a和图10b，方法100包含方框122，用底介电部件234置换底牺牲部件203。为了本发明实施例的目的，置换一层可以指移除此层并沉积一置换层来取代移除的层或将此层化学转化为具有不同电性效能的层。方法100的方框122的置换操作与前者更一致，并且方法300的方框322的氧化操作与后者更一致。参照图8a，方框122的操作可以从选择性地移除底牺牲部件203开始。在底牺牲部件203由硅锗形成的实施例中，选择性移除底牺牲部件203可以类似于选择性蚀刻牺牲层206。注意，在方框122，内间隔部件230和底盖部件205覆盖并保护牺牲层206，这两者均防止在方框122的选择性蚀刻对牺牲层206的损伤。图8a也显示底盖部件205的主要功能，是将最底部的牺牲层206与要被移除的底牺牲部件203隔离。在方框122的选择性移除底牺牲部件203可能不能完全移除底盖部件205，其可以降低底盖部件205的厚度，这可以有助于完全移除在方框132的完全移除底盖部件205。在移除底牺牲部件203之后，形成底空缺232。
80.在方法100的方框122中，当移除底牺牲部件203时，虚设栅极堆叠220保持结构完整性。图9是沿着邻近源极/漏极区20和通道区10之间的边界的鳍状结构210的长度方向(y方向)的工件200的局部剖面图。当从漏极/漏极凹槽226观之，通道层208的侧壁被暴露出来，并且牺牲层206的侧壁被内间隔部件230覆盖。虚设栅极堆叠220至少部分地包覆环绕鳍状结构210并由隔离部件212支撑。如此一来，当移除底牺牲部件203以形成底空缺232时，可以保持图8a所示的结构的结构完整性。
81.然后，使用具有良好孔洞填充能力的沉积制程，将介电材料沉积在工件200上方，包含沉积到底空缺232中。在一些实施例中，介电材料可以包含氧化硅、氮化硅、碳氧化硅、氮碳氧化硅或合适的介电材料。此处的沉积制程可以是原子层沉积(atomic layer deposition，ald)制程。在沉积介电材料之后，可以进行等向性和选择性蚀刻制程以移除底空缺232之外的介电材料，借此形成底介电部件234。虽然原子层沉积制程具有良好的孔洞填充能力，但可能出现接缝236。接缝236可以是大致在x
‑
y平面上延伸的片状气隙或空隙。在一些情况下，接缝236的厚度(即，沿z方向的尺寸)可以为0.1nm至约1.5nm。在一些范例中，底介电部件234可以缺少接缝。在一些实施方式中，可以选择用于底介电部件234的介电材料，使等向性制程具有高度选择性，使得方框122的等向性蚀刻制程不损伤基底202、通道层208及内间隔部件230。
82.参照图1、图11a和图11b，方法100包含方框124，在工件200上方沉积衬垫240。在一些实施例中，衬垫240可以包含氧化硅或碳氧化硅。可以使用化学气相沉积、原子层沉积或合适的沉积技术在工件200上方顺应性地沉积衬垫240。在一些情况下，衬垫240可以形成为具有3nm至约5nm的厚度。
83.参照图1、图12a和图12b，方法100包含方框126，回蚀刻衬垫240以暴露出基底202。为了便于在方框128沉积第一外延部件242，非等向性蚀刻衬垫240以从面顶的表面(top
‑
facing surfaces)移除衬垫240的部分，例如鳍状结构210的源极/漏极区20的顶部表面(如图12a所示)、虚设栅极堆叠220的顶部表面(如图12a所示)、第一间隔层222和第二间隔层224的顶表面(如图12b所示)、隔离部件212的顶表面(如图12b所示)。在一些实施例中，在方
框126的非等向性蚀刻可以包含干式蚀刻制程。在一些情况下，在方框126的回蚀刻之后，剩余的衬垫240可以具有约1nm至约2nm的厚度。
84.参照图1、图13a和图13b，方法100包含方框128，在基底202的露出部分上沉积第一外延部件242。可以从基底202的露出的顶表面外延并选择性地形成第一外延部件242。确切地说，如图13b所示，基底202的露出部分是源极/漏极区20中的鳍状结构210的底部部分。因为衬垫240的表面不利于第一外延部件242的外延沉积，所以第一外延部件242以自底向上的方式从基底202的露出表面形成。在一些实施方式中，第一外延部件242可以由硅、硅锗或掺杂砷的硅(即，砷化硅)形成。当想要n型装置时，第一外延部件242可以由硅或掺杂砷的硅形成。当想要p型装置时，第一外延部件242可以由硅锗形成。在图13a所示的实施例中，第一外延部件242由硅形成。方框128的合适的外延制程包含分子束外延制程、气相外延、超高真空化学气相沉积、金属有机化学气相沉积制程及/或其他合适的外延成长制程。
85.在一些实施例中，第一外延层242沿z方向具有从源极/漏极区20测量的约15nm至约30的厚度。换句话说，第一外延结构242的顶表面高于(即，沿z方向远离基底202)底介电部件234的顶表面和底盖部件205的顶表面。第一外延部件242具有多种功能。举例来说，因为第一外延部件242未被掺杂或者被掺杂具有较小扩散率的掺质(例如砷(as))，所以第一外延部件242不提供任何源极/漏极功能，并且更像是作为防止在第二外延部件244(将在以下描述)中的掺质的向下扩散的扩散阻障。对于另一范例，第一外延部件242呈现出升高的结晶层(crystalline floor)以利于形成第二外延部件244。在没有第一外延部件242的情况下，第二外延部件244将必须从源极/漏极区20至少到达最顶通道层208的顶表面高度。也就是说，在没有第一外延部件242的情况下，令人满意的第二外延部件244将具有大的长宽比，这可能导致降低的制程宽裕度和增加的缺陷数量。
86.参照图1、图14a和图14b，方法100包含方框130，在第一外延部件242上方沉积第二外延部件244。在沉积第一外延部件242之后，可以进行预清洁制程(例如化学氧化物移除制程)以移除衬垫240的未被第一外延部件242覆盖的部分。例示性的化学氧化物移除制程可以包含使用氟化氢(hf)和氨(nh3)的干式蚀刻制程。在通过升华移除化学氧化物移除制程的副产物之后，可以使用分子束外延制程、气相外延、超高真空化学气相沉积、金属有机化学气相沉积制程来沉积第二外延部件244。可以原位(in
‑
situ)掺杂第二外延部件244。在图14a和图14b所示的实施例中，第二外延部件244包含掺杂有p型掺质(例如硼(b))的硅锗。在一些实施方式中，第二外延部件244的沉积对于半导体表面是选择性的。在图14a和图14b所示的范例中，从第一外延部件242的顶表面和通道层208的露出的侧壁沉积或成长第二外延部件244。虽然第二外延部件244在衬垫240、内间隔部件230和第二间隔层224上的沉积被抑制，但如图14a所示，第二外延部件244的过度成长可以合并并最终覆盖这些元件的表面或其一部分。在一些实施例中，在方框128和方框130的操作可以在相同的制程腔室中进行而不破真空。为了活化第二外延部件244中的掺质，方框130可以包含退火制程以将第二外延部件244退火。在一些实施方式中，退火制程可以包含快速热退火(rapid thermal anneal，rta)制程、激光尖波退火(laser spike anneal)制程、闪光退火(flash anneal)制程或炉退火制程。在一些情况下，退火制程包含在约900℃至约1100℃的峰值退火温度。
87.图15绘示n型装置区中的工件200的局部剖面图。在图15中，可以在n型装置区中形成n型第三外延部件246，而非p型第二外延部件244。在一些实施例中，第三外延部件246包
含用n型掺质(例如磷(p))原位掺杂的硅。由于制程上的相似，将不重复形成第三外延部件246的详细描述。
88.参照图1、图16和图17，方法100包含方框132，用栅极结构代替虚设栅极堆叠220。方框132的操作可以包含形成接触蚀刻停止层(contact etch stop layer，cesl)248、在接触蚀刻停止层248上方沉积层间介电(interlayer dielectric，ild)层250、平坦化制程以暴露出虚设电极层216、移除虚设栅极堆叠220、选择性移除牺牲层206以释放通道层208作为通道构件208、以及沉积栅极结构。现在参照图16和图17，在形成层间介电层250之前形成接触蚀刻停止层248。在一些范例中，接触蚀刻停止层248可以包含氮化硅、氮氧化硅及/或本技术领域已知的其他材料。接触蚀刻停止层248的形成可以通过原子层沉积、等离子体辅助化学气相沉积(plasma
‑
enhanced chemical vapor deposition，pecvd)制程及/或其他合适的沉积或氧化制程。然后，在接触蚀刻停止层248上方沉积层间介电层250。在一些实施例中，层间介电层250的材料包含例如四乙氧基硅烷(tetraethylorthosilicate，teos)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅，例如硼磷硅酸盐玻璃(borophosphosilicate glass，bpsg)、熔融石英玻璃(fused silica glass，fsg)、磷硅酸盐玻璃(phosphosilicate glass，psg)、掺杂硼的硅玻璃(boron doped silicon glass，bsg)及/或其他合适的介电材料。层间介电层250的沉积可以通过等离子体辅助化学气相沉积制程或其他合适的沉积技术。在一些实施例中，在形成层间介电层250之后，可以将工件200退火以改善层间介电层250的完整性。
89.仍然参照图16和图17，在沉积接触蚀刻停止层248和层间介电层250之后，可以通过平坦化制程来平坦化工件200以暴露出虚设电极层216。举例来说，平坦化制程可以包含化学机械研磨制程。暴露出虚设电极层216允许移除虚设电极层216、移除虚设介电层214以及释放通道层208。在一些实施例中，移除虚设电极层216和虚设介电层214在通道区10上方产生栅极沟槽。虚设电极层216和虚设介电层214的移除可以包含对虚设电极层216和虚设介电层214中的材料具有选择性的一或多种蚀刻制程。举例来说，可以使用对虚设电极层216和虚设介电层214具有选择性的选择性湿式蚀刻、选择性干式蚀刻或前述的组合来进行虚设电极层216和虚设介电层214的移除。在选择性移除虚设电极层216和虚设介电层214之后，通道层208和牺牲层206的表面在通道区10中的栅极沟槽中暴露出来。然后，选择性地移除牺牲层206以释放通道层208作为通道构件208。可以通过选择性干式蚀刻、选择性湿式蚀刻或其他选择性蚀刻制程来实现牺牲层206的选择性移除。在一些实施例中，选择性湿式蚀刻包含apm蚀刻(例如氢氧化铵－过氧化氢－水的混合物)。在一些实施例中，选择性移除包含sige氧化，然后是sigeox移除。举例来说，氧化的提供可以通过臭氧清洁，然后通过例如nh4oh的蚀刻剂来移除sigeox。在图16所示的一些实施例中，剩余的底盖部件205(在图14a和图15中绘示)相当薄，并且可以与牺牲层206一起被移除。
90.在图16和图17所示的一些实施例中，半导体装置200或工件200包含第一装置区1000和第二装置区2000。在图16和图17中，第一装置区1000是p型装置区且第二装置区2000是n型装置区。在第一装置区1000中形成p型第二外延部件244。在第二装置区2000中形成n型第三外延部件246。在释放通道构件208之后，在第一装置区1000中形成第一栅极结构252，并在第二装置区2000中形成第二栅极结构254。第一栅极结构252和第二栅极结构254中的每一个包覆环绕由通道层208形成的每一个通道构件208。第一栅极结构252和第二栅
极结构254中的每一个可以是高介电常数金属栅极结构。在此，高介电常数介电材料指的是介电常数大于二氧化硅的介电常数(为约3.9)的介电材料。在各种实施例中，第一栅极结构252和第二栅极结构254中的每一个包含界面层、在界面层上方形成的高介电常数栅极介电层及/或在高介电常数栅极介电层上方形成的栅极电极层。界面层可以包含介电材料，例如氧化硅、硅酸铪或氮氧化硅。界面层的形成可以通过化学氧化、热氧化、原子层沉积、化学气相沉积(chemical vapor deposition，cvd)及/或其他合适的方法。高介电常数栅极介电层可以包含高介电常数介电层，例如氧化铪。或者，高介电常数栅极介电层可以包含其他高介电常数介电质，例如tio2、hfzro、ta2o3、hfsio4、zro2、zrsio2、lao、alo、zro、tio、ta2o5、y2o3、srtio3(sto)、batio3(bto)、bazro、hfzro、hflao、hfsio、lasio、alsio、hftao、hftio、(ba，sr)tio3(bst)、al2o3、si3n4、氮氧化硅(sion)、前述的组合或其他合适的材料。高介电常数栅极介电层的形成可以通过原子层沉积、物理气相沉积、化学气相沉积、氧化及/或其他合适的方法。
91.栅极电极层可以包含单层或多层结构，例如具有选择的功函数的金属层以增强装置效能(功函数金属层)、衬层、润湿层、粘着层、金属合金或金属硅化物的各种组合。作为范例，栅极电极层可以包含ti、ag、al、tialn、tac、tacn、tasin、mn、zr、tin、tan、ru、mo、al、wn、cu、w、re、ir、co、ni、其他合适的金属材料或前述的组合。在各种实施例中，栅极电极层的形成可以通过原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀或其他合适的制程。在一些实施例中，第一栅极结构252和第二栅极结构254可以具有不同的组成并且可以分开形成。举例来说，第一栅极结构252可以包含p型功函数金属层，而第二栅极结构254可以包含n型功函数金属层。在各种实施例中，可以进行化学机械研磨制程以从工件200移除过量的金属，借此提供第一栅极结构252和第二栅极结构254的大致平坦的顶表面。
92.一结束方框132的操作，就在第一装置区1000和第二装置区2000中分别形成p型mbc晶体管260和n型mbc晶体管262。如图16所示，在第一装置区1000中，第一栅极结构252包覆环绕在通道区10中的每一个通道构件208。第一栅极结构252的最底表面设置在底介电部件234上，底介电部件234可以包含接缝236。底介电部件234与第一外延部件242由衬垫240隔开。换句话说，两个相邻的底介电部件234将第一外延部件242夹在中间。每个第一外延部件242与底介电部件234由衬垫240隔开。在第一外延部件242的顶表面上设置第二外延部件244。第二外延部件244接触通道构件208的侧壁。
93.参照图1，方法100包含方框134，进行进一步制程。这样的进一步制程可以包含沉积栅极盖层、在栅极盖层上方沉积另外的层间介电层、形成栅极接触件、形成源极/漏极接触件、以及形成另外的互连结构。由于栅极盖层和另外的层间介电层的组成和形成制程可以类似于接触蚀刻停止层248和层间介电层250的组成和形成制程，为了简化，省略栅极盖层和另外的层间介电层的详细描述。
94.现在将结合图19、图20、图21a、图21b、图22a、图22b、图23a、图23b、图24a、图24b、图25a、图25b、图26a、图26b、图27a、图27b、图28a、图28b、图29a、图29b、图30、图31和图32的局部剖面图来描述图18的方法300。注意，在整个本发明实施例中，相似的部件可以共享相似的参考标号。除非另有说明，否则具有相同参考标号的部件可以共享大致相同的形成制程和材料。
95.参照图18和图19，方法300包含方框302，在工件200的基底202上沉积底牺牲层
203。因为方框302的操作和装置结构与方法100的方框102的操作和装置结构大致相似，所以为了简化而省略方框302的详细描述。
96.参照图18和图19，方法300包含方框304，在底牺牲层203上沉积底盖部件205。因为方框304的操作和装置结构与方法100的方框104的操作和装置结构大致相似，所以为了简化而省略方框304的详细描述。
97.参照图18和图19，方法300包含方框306，在底盖部件205上沉积牺牲层206和通道层208的堆叠204。因为方框306的操作和装置结构与方法100的方框106的操作和装置结构大致相似，所以为了简化而省略方框302的详细描述。
98.参照图18和图20，方法300包含方框308，由堆叠204、底盖部件205、底牺牲层203和基底202形成鳍状结构210。因为方框308的操作和装置结构与方法100的方框108的操作和装置结构大致相似，所以为了简化而省略方框308的详细描述。
99.参照图18和图20，方法300包含方框310，鳍状结构210之间的隔离部件212。因为方框310的操作和装置结构与方法100的方框110的操作和装置结构大致相似，所以为了简化而省略方框310的详细描述。
100.参照图18、图20、图21a和图21b，方法100包含方框312，在鳍状结构210上方形成虚设栅极堆叠220。因为方框312的操作和装置结构与方法100的方框112的操作和装置结构大致相似，所以为了简化而省略方框312的详细描述。
101.参照图18、图21a和图21b，方法300包含方框314，在工件200上方沉积栅极间隔层223。因为方框314的操作和装置结构与方法100的方框114的操作和装置结构大致相似，所以为了简化而省略方框314的详细描述。
102.参照图18、图22a和图22b，方法300包含方框316，凹蚀鳍状结构210的源极/漏极区20。因为方框316的操作和装置结构与方法100的方框116的操作和装置结构大致相似，所以为了简化而省略方框316的详细描述。
103.参照图18、图23a和图23b，方法300包含方框318，选择性地且部分地蚀刻牺牲层206以形成内间隔凹槽228。因为方框318的操作和装置结构与方法100的方框118的操作和装置结构大致相似，所以为了简化而省略方框318的详细描述。
104.参照图18、图24a和图24b，方法300包含方框320，在内间隔凹槽228中形成内间隔部件230。因为方框320的操作和装置结构与方法100的方框120的操作和装置结构大致相似，所以为了简化而省略方框320的详细描述。
105.参照图18、图25a和图25b，方法300包含方框322，氧化底牺牲部件203以形成底氧化物部件2030。不同于方法100的方框122的操作，在方框322不移除底牺牲部件203。反之，底牺牲部件203被氧化以转化为底氧化物部件2030。在一些实施例中，在方框320的氧化底牺牲部件203可以通过使用氧化剂(例如氧气(o2)、水(h2o)、过氧化氢(h2o2)或臭氧(o3))来进行。在一些前述实施方式中，可以使用等离子体形式的氧化剂。举例来说，氧等离子体、水等离子体、过氧化氢等离子体、臭氧等离子体或前述的组合。在一实施例中，可以使用臭氧来进行方框322的氧化。在底牺牲部件203由硅锗形成的实施例中，底氧化物部件2030可以由氧化硅锗形成或者可以包含氧化硅和氧化锗。因为氧化硅锗、氧化硅和氧化锗是介电材料，所以底氧化物部件2030以类似于底介电部件234的方式作用，两者皆为堆叠204下方的介电部件。在此，由于底牺牲部件203被转化为底氧化物部件2030，可以说底牺牲部件203被
底氧化物部件2030置换。应注意的是，在方框322，内间隔部件230和底盖部件205覆盖并保护牺牲层206，内间隔部件230和底盖部件205中的每一个均防止氧化剂氧化牺牲层206。图25a也显示底盖部件205的主要功能，其是将最底部的牺牲层206与要被氧化的底牺牲部件203隔离。如果没有底盖部件205，则最底部的牺牲层206将被氧化，对后续制程(例如移除牺牲层206)造成制程变异。
106.参照图18、图26a和图26b，方法300包含方框324，在工件200上方的衬垫240。因为方框324的操作和装置结构与方法100的方框124的操作和装置结构大致相似，所以为了简化而省略方框324的详细描述。
107.参照图18、图27a和图27b，方法300包含方框326，回蚀刻衬垫240以暴露出基底202。因为方框326的操作和装置结构与方法100的方框126的操作和装置结构大致相似，所以为了简化而省略方框326的详细描述。
108.参照图18、图28a和图28b，方法300包含方框328，在基底202的露出部分上沉积第一外延部件242。可以从基底202的露出的顶表面外延并选择性地形成第一外延部件242。确切地说，如图28b所示，基底202的露出部分是源极/漏极区20中的鳍状结构210的底部部分。因为衬垫240的表面不利于第一外延部件242的外延沉积，所以第一外延部件242以自底向上的方式从基底202的露出表面形成。在一些实施方式中，第一外延部件242可以由硅、硅锗或掺杂砷的硅(即，砷化硅)形成。当想要n型装置时，第一外延部件242可以由硅或掺杂砷的硅形成。当想要p型装置时，第一外延部件242可以由硅锗形成。在图28a和图28b所示的实施例中，第一外延部件242由硅形成。方框328的合适的外延制程包含分子束外延制程、气相外延、超高真空化学气相沉积、金属有机化学气相沉积制程及/或其他合适的外延成长制程。
109.在一些实施例中，第一外延层242沿z方向具有从源极/漏极区20测量的约15nm至约30nm的厚度。换句话说，第一外延结构242的顶表面高于(即，沿z方向远离基底202)底氧化物部件2030的顶表面和底盖部件205的顶表面。第一外延部件242具有多种功能。举例来说，因为第一外延部件242未被掺杂或者被掺杂具有较小扩散率的掺质(例如砷(as))，所以第一外延部件242不提供任何源极/漏极功能，并且更像是作为防止在第二外延部件244(将在以下描述)中的掺质的向下扩散的扩散阻障。对于另一范例，第一外延部件242呈现出升高的结晶层以利于形成第二外延部件244。在没有第一外延部件242的情况下，第二外延部件244将必须从源极/漏极区20至少到达最顶通道层208的顶表面高度。也就是说，在没有第一外延部件242的情况下，令人满意的第二外延部件244将具有大的长宽比，这可能导致降低的制程宽裕度和增加的缺陷数量。
110.参照图18、图29a和图29b，方法300包含方框330，在第一外延部件242上方沉积第二外延部件244。因为方框330的操作和装置结构与方法100的方框130的操作和装置结构大致相似，所以为了简化而省略方框330的详细描述。
111.图30绘示n型装置区中的工件200的局部剖面图。在图30中，可以在n型装置区中形成n型第三外延部件246，而非p型第二外延部件244。在一些实施例中，第三外延部件246包含用n型掺质(例如磷(p))原位掺杂的硅。由于制程上的相似，将不重复形成第三外延部件246的详细描述。
112.参照图18、图31和图32，方法300包含方框332，用栅极结构置换虚设栅极堆叠220。因为方框332的操作和装置结构与方法100的方框132的操作和装置结构大致相似，所以为
了简化而省略方框332的详细描述。
113.在图31和图32所示的一些实施例中，半导体装置200或工件200包含第一装置区1000和第二装置区2000。在图31和图32描绘的实施例中，第一装置区1000是p型装置区且第二装置区2000是n型装置区。在第一装置区1000中形成p型第二外延部件244。在第二装置区2000中形成n型第三外延部件246。在释放通道构件208之后，在第一装置区1000中形成第一栅极结构252，并在第二装置区2000中形成第二栅极结构254。第一栅极结构252和第二栅极结构254中的每一个包覆环绕由通道层208形成的每一个通道构件208。第一栅极结构252和第二栅极结构254中的每一个可以是高介电常数金属栅极结构。因为方框332的操作和装置结构与方法100的方框132的操作和装置结构大致相似，所以为了简化而省略方框332的详细描述。
114.一结束方框332的操作，就在第一装置区1000和第二装置区2000中分别形成p型mbc晶体管260和n型mbc晶体管262。如图31所示，在第一装置区1000中，第一栅极结构252包覆环绕通道区10中的每一个通道构件208。第一栅极结构252的最底表面设置在底盖部件205上，底盖部件205设置在底氧化物部件2030上。不同于底介电部件234，底氧化物部件2030是通过氧化而非沉积形成的，并且不含任何接缝或空隙。底氧化物部件2030与第一外延部件242由衬垫240隔开。换句话说，两个相邻的底氧化物部件2030将第一外延部件242夹在中间。类似地，底盖部件205与第一外延部件242由衬垫240隔开。在两个相邻的通道区中的两个相邻的底盖部件205将第一外延部件242夹在中间。每一个第一外延部件242与底盖部件205由衬垫240隔开。在第一外延部件242的顶表面上设置第二外延部件244。第二外延部件244接触通道构件208的侧壁。
115.参照图18，方法300包含方框334，进行进一步的处理。因为方框334的操作和装置结构与方法100的方框134的操作和装置结构大致相似，所以为了简化而省略方框334的详细描述。
116.虽然并非用于限制，但本发明实施例中的一或多个实施例为半导体装置及其形成提供一些益处。举例来说，本发明实施例中的一些实施例在垂直堆叠的通道构件下方提供底介电部件(或底氧化物部件)，并且底介电部件(或底氧化物部件)接触围绕每一个垂直堆叠的通道构件的栅极结构的底表面。底介电部件(或底氧化物部件)被未掺杂或导电性较小的第一外延部件覆盖，第一外延部件不接触通道构件。第二外延部件设置在第一外延部件上并接触通道构件的侧壁。本发明实施例的底介电部件(或底氧化物部件)以及第一外延部件可以降低栅极
‑
漏极电容(c
gd
)和经由块状基底的漏电。使用底介电部件(或底氧化物部件)可以使得不必要实施其他防漏电部件，例如在通道构件下方的抗冲穿(anti
‑
punch
‑
through，apt)区。
117.在一例示性面向，本发明实施例针对一半导体装置。此半导体装置包含在基底上的底介电部件，在底介电部件正上方的多个通道构件，包覆环绕每个通道构件的栅极结构，沿着第一方向将底介电部件夹在中间的两个第一外延部件，以及沿着第一方向将多个通道构件夹在中间的两个第二外延部件。
118.在一些实施例中，底介电部件包含接缝。在一些实施例中，底介电部件包含氧化硅、氮化硅、碳氧化硅或氮碳氧化硅。在一些实施方式中，底介电部件大致上由氧化硅锗组成。在一些情况下，两个第一外延部件包含硅、硅锗或砷化硅。在一些实施例中，两个第二外
延部件包含磷掺杂的硅或硼掺杂的硅锗。在一些实施方式中，两个第一外延部件与底介电部件由衬垫隔开，并且衬垫的组成不同于底介电部件的组成。在一些情况下，底介电部件包含在基底与栅极结构的底表面之间量测的厚度，并且厚度为约8nm至约10nm。
119.在另一例示性面向，本发明实施例针对一半导体装置。此半导体装置包含在基底上的底介电部件，在底介电部件正上方的多个通道构件，以及包覆环绕多个通道构件中的每一个的栅极结构。底介电部件设置在基底与栅极结构的底表面之间，并且底介电部件包含接缝。在一些实施方式中，底介电部件包含氧化硅、氮化硅、碳氧化硅或氮碳氧化硅。在一些实施例中，底介电部件大致上由氧化硅锗组成。在一些实施方式中，半导体装置可以更包含沿着第一方向将底介电部件夹在中间的两个第一外延部件，以及沿着第一方向将多个通道构件夹在中间的两个第二外延部件。在一些情况下，两个第一外延部件包含硅、硅锗或砷化硅，并且两个第二外延部件包含磷掺杂的硅或硼掺杂的硅锗。
120.在又一例示性面向，本发明实施例针对一方法。此方法包含在基底上沉积底牺牲层，在底牺牲层上沉积底盖层，在底盖层上沉积堆叠，堆叠由交错的多个通道层与多个牺牲层形成，由基底、底牺牲层、底盖层和堆叠形成鳍状结构，在鳍状结构的通道区上方形成虚设栅极堆叠，在虚设栅极堆叠上方形成间隔层，凹蚀鳍状结构的源极/漏极区以暴露出底牺牲层、底盖层和堆叠的侧壁，选择性地且部分地凹蚀多个牺牲层以形成内间隔凹槽，在内间隔凹槽中形成内间隔部件，以及用底介电部件置换底牺牲层。
121.在一些实施例中，底牺牲层的置换包含选择性地移除底牺牲层以形成底部开口并在底部开口中形成底介电部件。在一些实施方式中，底牺牲层的置换包含氧化底牺牲层以形成氧化硅锗。在一些情况下，底牺牲层和多个牺牲层包含硅锗，底牺牲层包含第一锗浓度，并且多个牺牲层包含大于第一锗浓度的第二锗浓度。在一些实施例中，第一锗浓度为约10％至约25％，并且第二锗浓度为约30％至约45％。在一些实施方式中，此方法可以更包含在基底和虚设栅极堆叠上方沉积衬垫，非等向性地蚀刻衬垫以在鳍状结构的源极/漏极区中暴露出基底，在源极/漏极区中形成第一外延部件，移除未被第一外延部件覆盖的衬垫，以及在第一外延部件上形成第二外延部件。在一些情况下，第一外延部件包含硅、硅锗或砷化硅，并且第二外延部件包含磷掺杂的硅或硼掺杂的硅锗。
122.以上概述数个实施例的部件，使得本技术领域中具有通常知识者可以更加理解本发明实施例的面向。本技术领域中具有通常知识者应该理解，他们能轻易地以本发明实施例为基础，设计或修改其他制程和结构，以达到与本文介绍的实施例的相同目的及/或优点。本技术领域中具有通常知识者也应理解，此类等效的结构并未悖离本发明实施例的精神与范围，并且他们能在不违背本发明实施例的精神和范围下，做各式各样的改变、取代和调整。