低频振荡电路、振荡器、电源及电子设备的制作方法

1.本实用新型涉及集成电路技术领域，尤其涉及一种低频振荡电路、振荡器、电源及电子设备。


背景技术：

2.振荡器(英文：oscillator)是用来产生重复电子讯号(通常是正弦波或方波)的电子元件，在电子设备、电路设计中是必不可少的器件，相关技术中的振荡器对电源电压较为敏感，其振荡频率常常随着电源电压的变化而变化，稳定性较低。


技术实现要素：

3.有鉴于此，本实用新型提出了一种低频振荡电路，所述电路包括：
4.基准电流产生模块，用于产生基准电流；
5.环路振荡模块，连接于所述基准电流产生模块，包括第二延迟振荡单元、第一延迟振荡单元、第一反相器、第二反相器、第二与非门、第一与非门，其中，
6.所述第二延迟振荡单元的第一输入端连接于所述第一反相器的输出端，用于接收第二信号，所述第二延迟振荡单元的输出端连接于所述第二与非门的第一输入端，所述第二与非门的第二输入端连接于所述第一与非门的输出端，所述第二与非门的输出端连接于所述第一与非门的第二输入端及所述第二反相器的输入端，所述第一与非门的第一输入端连接于所述第一延迟振荡单元的输出端，所述第一反相器的输入端及所述第一延迟振荡单元的第一输入端连接于所述第二反相器的输出端，用于接收第一信号，
7.所述第二延迟振荡单元的第二输入端及所述第一延迟振荡单元的第二输入端连接于所述基准电流产生模块，所述第二延迟振荡单元用于根据所述基准电流对所述第二信号延时第二时间，所述第一延迟振荡单元用于根据所述基准电流对所述第一信号延时第一时间，
8.其中，所述第一信号的振荡频率为所述第一时间、所述第二时间的和的倒数。
9.在一种可能的实施方式中，所述基准电流产生模块包括第一pmos晶体管、第二pmos晶体管、电阻、第一nmos晶体管，其中，
10.所述第一pmos晶体管的源极连接于所述第二pmos晶体管的源极，用于接收电源电压，所述第一pmos晶体管的栅极连接于所述第二pmos晶体管的栅极及所述第一pmos晶体管的漏极、所述电阻的第一端，
11.所述电阻的第二端连接于所述第一nmos晶体管的源极及地，
12.所述第二pmos晶体管的漏极连接于所述第一nmos晶体管的漏极及所述第一nmos晶体管的栅极，
13.其中，所述第一pmos晶体管、第二pmos晶体管的宽长比相同，
14.其中，流过所述电阻的电流为所述基准电流。
15.在一种可能的实施方式中，所述第一延迟振荡单元包括第三pmos晶体管、第四
pmos晶体管、第五pmos晶体管、第二nmos晶体管、第三nmos晶体管、第一电容、第三反相器、第四反相器，其中，
16.所述第三pmos晶体管的源极连接于所述第四pmos晶体管的源极，用于接收所述电源电压，所述第三pmos晶体管的漏极连接于所述第五pmos晶体管的源极，
17.所述第五pmos晶体管的栅极连接于所述第二nmos晶体管的栅极，用于接收所述第一信号，
18.所述第五pmos晶体管的漏极连接于所述第二nmos晶体管的漏极、所述第一电容的第一端、所述第四pmos晶体管的栅极，
19.所述第二nmos晶体管的源极连接于所述第一电容的第二端、所述第三nmos晶体管的源极及地，
20.所述第三nmos晶体管的栅极连接于所述第一nmos晶体管的栅极，
21.所述第三nmos晶体管的漏极连接于所述第四pmos晶体管的漏极、所述第三反相器的输入端，
22.所述第三反相器的输出端连接于所述第四反相器的输入端，所述第四反相器的输出端连接于所述第一与非门的第一输入端。
23.在一种可能的实施方式中，所述第二延迟振荡单元包括第六pmos晶体管、第七pmos晶体管、第八pmos晶体管、第四nmos晶体管、第五nmos晶体管、第二电容、第五反相器、第六反相器，其中，
24.所述第六pmos晶体管的栅极连接于所述第三pmos晶体管的栅极、所述第一pmos晶体管的栅极及所述第二pmos晶体管的栅极，所述第六pmos晶体管的源极连接于所述第七pmos晶体管的源极，用于接收所述电源电压，所述第六pmos晶体管的漏极连接于所述第八pmos晶体管的源极，
25.所述第八pmos晶体管的栅极连接于所述第四nmos晶体管的栅极，用于接收所述第二信号，
26.所述第八pmos晶体管的漏极连接于所述第四nmos晶体管的漏极、所述第二电容的第一端、所述第七pmos晶体管的栅极，
27.所述第四nmos晶体管的源极连接于所述第二电容的第二端、所述第五nmos晶体管的源极及地，
28.所述第五nmos晶体管的栅极连接于所述第一nmos晶体管的栅极，
29.所述第五nmos晶体管的漏极连接于所述第七pmos晶体管的漏极、所述第五反相器的输入端，
30.所述第五反相器的输出端连接于所述第六反相器的输入端，所述第六反相器的输出端连接于所述第一与非门的第一输入端。
31.在一种可能的实施方式中，所述第三pmos晶体管、所述第四pmos晶体管、所述第六pmos晶体管、所述第七pmos晶体管的宽长比与所述第一pmos晶体管、所述第二pmos晶体管的宽长比相同，
32.所述第一nmos晶体管、所述第三nmos晶体管、所述第五nmos晶体管的宽长比相同。
33.在一种可能的实施方式中，所述第一电容与所述第二电容的电容相同。
34.在一种可能的实施方式中，所述第一信号的振荡频率与所述电阻、所述第一电容、
所说明的任何实施例不必解释为优于或好于其它实施例。
49.另外，为了更好的说明本实用新型，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本实用新型同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本实用新型的主旨。
50.请参阅图1，图1示出了根据本实用新型一实施例的低频振荡电路的示意图。
51.如图1所示，所述电路包括：
52.基准电流产生模块10，用于产生基准电流ir；
53.环路振荡模块20，连接于所述基准电流产生模块10，包括第二延迟振荡单元220、第一延迟振荡单元210、第一反相器n1、第二反相器n2、第二与非门nand2、第一与非门nand1，其中，
54.所述第二延迟振荡单元220的第一输入端连接于所述第一反相器n1的输出端，用于接收第二信号a2，所述第二延迟振荡单元220的输出端连接于所述第二与非门nand2的第一输入端，所述第二与非门nand2的第二输入端连接于所述第一与非门nand1的输出端，所述第二与非门nand2的输出端连接于所述第一与非门nand1的第二输入端及所述第二反相器n2的输入端，所述第一与非门nand1的第一输入端连接于所述第一延迟振荡单元210的输出端，所述第一反相器n1的输入端及所述第一延迟振荡单元210的第一输入端连接于所述第二反相器n2的输出端，用于接收第一信号out，
55.所述第二延迟振荡单元220的第二输入端及所述第一延迟振荡单元210的第二输入端连接于所述基准电流产生模块10，所述第二延迟振荡单元220用于根据所述基准电流ir对所述第二信号a2延时第二时间，所述第一延迟振荡单元210用于根据所述基准电流ir对所述第一信号out延时第一时间，
56.其中，所述第一信号out的振荡频率为所述第一时间、所述第二时间的和的倒数。
57.本实用新型实施例提出的低频振荡电路，第一延迟振荡单元、第二延迟振荡单元均通过基准电流产生模块产生的基准电流延迟信号，使得振荡电路输出的第一信号的振荡频率与第一时间、第二时间相关，与电源电压不相关，消除了电源电压对振荡频率的影响，提高了振荡频率的稳定性。
58.在一种可能的实施方式中，本实用新型实施例的振荡电路还可以包括输出单元，用于对第一信号out进行缓冲后输出，对于输出单元的具体实现方式，本实用新型实施例不做限定。
59.下面对低频振荡电路的可能实现方式进行示例性介绍。
60.请参阅图2，图2示出了根据本实用新型一实施例的低频振荡电路的示意图。
61.在一种可能的实施方式中，如图2所示，所述基准电流产生模块10可以包括第一pmos晶体管mp1、第二pmos晶体管mp2、电阻r、第一nmos晶体管mn1，其中，
62.所述第一pmos晶体管mp1的源极连接于所述第二pmos晶体管mp2的源极，用于接收电源电压vdd，所述第一pmos晶体管mp1的栅极连接于所述第二pmos晶体管mp2的栅极及所述第一pmos晶体管mp1的漏极、所述电阻r的第一端，
63.所述电阻r的第二端连接于所述第一nmos晶体管mn1的源极及地，
64.所述第二pmos晶体管mp2的漏极连接于所述第一nmos晶体管mn1的漏极及所述第
一nmos晶体管mn1的栅极，
65.其中，所述第一pmos晶体管mp1、第二pmos晶体管mp2的宽长比相同，
66.其中，流过所述电阻r的电流为所述基准电流ir。
67.通过以上基准电流产生模块，本实用新型实施例可以产生所需的基准电流，并且，通过设置所述第一pmos晶体管mp1、第二pmos晶体管mp2的宽长比相同，本实用新型实施例可以使得第二pmos晶体管的漏极端的电流ir0与基准电流ir相等，以使得后续利用基准电流ir实现低频振荡，产生振荡频率与电源电压无关的振荡信号(第一信号)。
68.在一个示例中，mos管是金属(metal)
‑
氧化物(oxide)
‑
半导体(semiconductor)场效应晶体管，或者称是金属
‑
绝缘体(insulator)
‑
半导体。mos管的source和drain是可以对调的，在多数情况下，这个两个区是一样的，即使两端对调也不会影响器件的性能。其中pmos管主要靠空穴导电，nmos管主要靠电子导电。
69.在一种可能的实施方式中，如图2所示，所述第一延迟振荡单元210可以包括第三pmos晶体管mp3、第四pmos晶体管mp4、第五pmos晶体管mp5、第二nmos晶体管mn2、第三nmos晶体管mn3、第一电容c1、第三反相器n3、第四反相器n4，其中，
70.所述第三pmos晶体管mp3的源极连接于所述第四pmos晶体管mp4的源极，用于接收所述电源电压vdd，所述第三pmos晶体管mp3的漏极连接于所述第五pmos晶体管mp5的源极，
71.所述第五pmos晶体管mp5的栅极连接于所述第二nmos晶体管mn2的栅极，用于接收所述第一信号out，
72.所述第五pmos晶体管mp5的漏极连接于所述第二nmos晶体管mn2的漏极、所述第一电容c1的第一端、所述第四pmos晶体管mp4的栅极，
73.所述第二nmos晶体管mn2的源极连接于所述第一电容c1的第二端、所述第三nmos晶体管mn3的源极及地vss，
74.所述第三nmos晶体管mn3的栅极连接于所述第一nmos晶体管mn1的栅极(连接点为n_bias)，
75.所述第三nmos晶体管mn3的漏极连接于所述第四pmos晶体管mp4的漏极、所述第三反相器n3的输入端，
76.所述第三反相器n3的输出端连接于所述第四反相器n4的输入端，所述第四反相器n4的输出端连接于所述第一与非门nand1的第一输入端。
77.在一种可能的实施方式中，如图2所示，所述第二延迟振荡单元220可以包括第六pmos晶体管mp6、第七pmos晶体管mp7、第八pmos晶体管mp8、第四nmos晶体管mn4、第五nmos晶体管mn5、第二电容c2、第五反相器n5、第六反相器n6，其中，
78.所述第六pmos晶体管mp6的栅极连接于所述第三pmos晶体管mp3的栅极、所述第一pmos晶体管mp1的栅极及所述第二pmos晶体管mp2的栅极(连接点为p_bias)，所述第六pmos晶体管mp6的源极连接于所述第七pmos晶体管mp7的源极，用于接收所述电源电压vdd，所述第六pmos晶体管mp6的漏极连接于所述第八pmos晶体管mp8的源极，
79.所述第八pmos晶体管mp8的栅极连接于所述第四nmos晶体管mn4的栅极，用于接收所述第二信号a2，
80.所述第八pmos晶体管mp8的漏极连接于所述第四nmos晶体管mn4的漏极、所述第二电容c2的第一端、所述第七pmos晶体管mp7的栅极，
81.所述第四nmos晶体管mn4的源极连接于所述第二电容c2的第二端、所述第五nmos晶体管mn5的源极及地vss，
82.所述第五nmos晶体管mn5的栅极连接于所述第一nmos晶体管mn1的栅极(连接点为n_bias)，
83.所述第五nmos晶体管mn5的漏极连接于所述第七pmos晶体管mp7的漏极、所述第五反相器n5的输入端，
84.所述第五反相器n5的输出端连接于所述第六反相器n6的输入端，所述第六反相器n6的输出端连接于所述第一与非门nand1的第一输入端。
85.本实用新型实施例通过将第一延迟振荡单元、第二延迟振荡单元设置为对称式，可以简化电路设计，节约成本，生成占空比约为50％的方波，并提高电路的工作效率。
86.在一种可能的实施方式中，所述第三pmos晶体管mp3、第四pmos晶体管mp4、所述第六pmos晶体管mp6、所述第七pmos晶体管mp7的宽长比与所述第一pmos晶体管mp1、所述第二pmos晶体管mp2的宽长比相同，
87.所述第一nmos晶体管mn1、所述第三nmos晶体管mn3、所述第五nmos晶体管mn5的宽长比相同。
88.本实用新型实施例通过设置所述第三pmos晶体管mp3、第四pmos晶体管mp4、所述第六pmos晶体管mp6、所述第七pmos晶体管mp7的宽长比与所述第一pmos晶体管mp1、所述第二pmos晶体管mp2的宽长比相同，所述第一nmos晶体管mn1、所述第三nmos晶体管mn3、所述第五nmos晶体管mn5的宽长比相同，可以使得第三pmos管的漏极电流ir1、第四pmos晶体管的漏极电流ir2、第六pmos晶体管的漏极电流ir3、第七pmos晶体管的漏极电流ir4均相等，且都等于基准电流ir，以使得利用基准电流ir实现低频振荡，产生振荡频率与电源电压无关的振荡信号(第一信号)。
89.在一种可能的实施方式中，所述第一电容c1与所述第二电容c2的电容相同。
90.在一种可能的实施方式中，所述第一信号out的振荡频率与所述电阻r、所述第一电容c1、所述第二电容c2相关。
91.下面对本实用新型实施例实现的原理进行示例性介绍。
92.在一种可能的实施方式中，第二与非门nand2还可以接收外部控制器输入的使能信号en，以控制振荡电路的工作。
93.在一个示例中，当输入的使能信号en＝0时，如图2所示，信号f2＝1，信号a1＝0，信号b1＝1，信号d1＝0，信号e1＝0，信号f1＝1；同时信号第二a2＝1，信号b2＝0，信号d2＝1，信号e2＝1。
94.在一个示例中，当输入的使能信号en由0变为1时，由于第一延迟振荡单元、第二延迟振荡单元是对称的，下面以第二延迟振荡单元为例，进行逻辑分析和公式推导。
95.当使能信号en由0变为1后，第二信号a2由1变为0，此时信号b2点的电平由0开始充电，当信号b2充电至vdd
‑
vgsp7(vgsp7表示第七pmos晶体管的栅源电压)时，第七pmos晶体管mp7正好处于关断附件，当信号b2点电压继续升高，第七pmos晶体管mp7关断；第七pmos晶体管mp7关断后信号d2由1变为0，此时信号e2也由1变为0，完成第二信号a2的延迟；因为逻辑门的延迟时间相对电容的充电时间可以忽略不计，因此第二延迟振荡单元的延迟时间可以通过下面推到得到。
96.在一个示例中，电容的充电公式可以为：
97.q＝i
r3
*t
f
＝(vdd
‑
v
gsp7
)*c2ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
公式1
98.其中，q表示电容的电量，i
r3
表示第六pmos晶体管的漏极电流ir3，vdd表示电源电压、c2表示第二电容的电容、t
f
表示充电时间。
99.由公式1，可以推出电容的充电时间：
100.t
f
＝(vdd
‑
v
gsp7
)*c2/i
r3
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
公式2
101.如前所述，基准电流i
r
可以表示为：
102.i
r
＝(v
dd
‑
v
gsp1
)/r
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
公式3
103.其中，v
gsp1
表示第一pmos晶体管的栅源电压，r表示电阻r的电阻。
104.由于ir＝ir3＝ir4，c1＝c2，
105.根据饱和区的电流公式：
[0106][0107]
其中，此时若电流i和宽长比w/l相等，忽略衬偏效应，可以认为vgsp7＝vgsp1(公式中的k和vth是工艺参数，基本可以认为所有的pmos管，这两个参数都相等；所有的nmos管，这两个参数都相等)，因此，此时vgsp7约为vgsp1，化简充电时间(第二时间)：
[0108]
t
f
＝(vdd
‑
v
gsp7
)*c2/i
r3
＝(vdd
‑
v
gsp7
)*c2/((v
dd
‑
v
gsp1
)/r)＝r*c2ꢀꢀꢀꢀꢀ
公式5
[0109]
同理可以推出上半部分(第一延迟振荡单元)的充电时间(第一时间)：
[0110]
t
r
＝(vdd
‑
v
gsp4
)*c1/i
r1
＝(vdd
‑
v
gsp4
)*c1/((v
dd
‑
v
gsp1
)/r)＝r*c1ꢀꢀꢀꢀꢀ
公式6
[0111]
根据公式5、公式6，可以得到总充电时间：
[0112]
t
t
＝t
r
t
f
＝r*c1 r*c2＝2*r*c1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
公式7
[0113]
请参阅图3，图3示出了根据本实用新型一实施例的振荡时间的示意图。
[0114]
在一个示例中，如图3所示，一个时钟周期tt＝tr tf，tr/tf分别是上下两个对称电路产生的延迟，通过控制不同的充电时间，产生不同的tr和tf，产生不同的延迟时间tt。频率和延迟时间的关系是f＝1/t
t
。
[0115]
可以看出总时间t
t
与电源电压vdd无关，即振荡频率与电源电压vdd无关。
[0116]
本实用新型实施例提出的低频振荡电路，第一延迟振荡单元、第二延迟振荡单元均通过基准电流产生模块产生的基准电流延迟信号，使得振荡电路输出的第一信号的振荡频率与第一时间、第二时间相关，与电源电压不相关，消除了电源电压对振荡频率的影响，提高了振荡频率的稳定性。
[0117]
以上振荡电路，频率受电源影响较小，在宽电源电压情况下频率稳定，且成本较低，占用面积较小。
[0118]
以上已经描述了本实用新型的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。