一种强锁存结构的D触发器电路的制作方法

一种强锁存结构的d触发器电路
技术领域
1.本发明涉及集成电路设计技术领域，尤其涉及一种强锁存结构的d触发器电路。


背景技术：

2.d触发器在超大规模集成(very large scale integration，vlsi)电路的应用非常广泛，提高d触发器的性能是增强整个vlsi电路性能最重要的任务之一。作为新兴信息产业的重要应用领域，物联网的万亿级别市场正在逐步形成，超万亿级的设备和节点将通过物联网技术实现万物互联和万物智联。受限于体积、重量和成本等因素，物联网节点(如可穿戴设备、智能家居节点、无线传感器节点、环境监测节点等)需要在微型电池进行供电的情况下，持续工作数年乃至十年以上，这对芯片提出了苛刻的低功耗要求，而在芯片设计中d触发器是非常重要的一部分，因此实现一个超低功耗快响应的d触发器对整个芯片设计降低功耗具有非常重要的意义。
3.传统的d触发器拓扑是由输入反相器，两个半锁存器(主存锁存器和从锁存器)，输出反相器组成。由于半锁存结构互补的上拉网络和下拉网络之间存在强大的竞争电流，尤其是当vddl位于亚阈值区域时，目前有论文和实验表明，将信号从亚阈值电压转换为高于阈值电压需要将两个nmos晶体管的尺寸放大几个数量级，以克服上拉网络的强度，造成面积的额外消耗，这是不现实和不可接受的；同时因为是半锁存器，在转变的过程中，会有pmos和nmos同时导通，导致动态功耗增大，因两个半锁存器，也导致d触发器的速率变慢，这样也造成面积的额外消耗。


技术实现要素：

4.本发明的目的是提供一种强锁存结构的d触发器电路，该电路采用动态泄露抑制(dls，dynamic leakage suppression)强锁存结构来锁存电路，降低了面积消耗和每次转换的功耗，并提升了响应速度，从而降低了整个芯片设计的功耗。
5.本发明的目的是通过以下技术方案实现的：
6.一种强锁存结构的d触发器电路，所述电路包括依次连接的四个逻辑输入反相器、强锁存电路、两个传输门，其中：
7.第一逻辑输入反相器由一个nmos晶体管nm0、一个pmos晶体管pm0构成；pmos晶体管pm0的源极与电源vdd相连，nmos晶体管nm0的源极与地线gnd相连，pm0的漏极与nm0的漏极相互连接作为输出信号，pm0的栅极与nm0的栅极相互连接作为输入信号；
8.第二逻辑输入反相器由一个nmos晶体管nm1、一个pmos晶体管pm1构成；pmos晶体管pm1的源极与电源vdd相连，nmos晶体管nm1的源极与gnd相连，pm1的漏极与nm1的漏极相互连接作为输出信号，pm1的栅极与nm1的栅极相互连接作为输入信号；
9.第三逻辑输入反相器由一个nmos晶体管nm4、一个pmos晶体管pm4构成；pmos晶体管pm4的源极与电源vdd相连，nmos晶体管nm4的源极与gnd相连，pm4的漏极与nm4的漏极相互连接作为输出信号，pm4的栅极与nm4的栅极相互连接作为输入信号；
10.第四逻辑输入反相器由一个nmos晶体管nm5、一个pmos晶体管pm5构成；pmos晶体管pm5的源极与电源vdd相连，nmos晶体管nm5的源极与gnd相连，pm5的漏极与nm5的漏极相互连接作为输出信号，pm5的栅极与nm5的栅极相互连接作为输入信号；
11.且四个逻辑输入反相器都是pmos漏极与nmos漏极相连；
12.所述强锁存电路包括两个nmos晶体管nm6和nm7，四个pmos晶体管pm6、pm8、pm7和pm9，其中：
13.左侧部分的pm7、pm6、nm6依次串联，右侧部分的pm9、pm8、nm7同样依次串联，两侧部分构成强锁存结构，左侧部分nmos晶体管nm6和pmos晶体管pm7每次变化只有一个管子导通，右侧部分nmos晶体管nm7和pmos晶体管pm9每次变化只有一个管子导通；
14.pmos晶体管pm6栅极与q节点相连，pmos晶体管pm8栅极与q非节点相连，相互构成负反馈回路；
15.所述强锁存电路接收四个逻辑输入反相器给进来的方波信号，并保存在q和q非节点，在转换过程中利用晶体管超截止，每次转换能减少左侧或右侧部分的电流从vdd流入gnd，从而大大减少动态泄漏，降低了功耗；
16.第一传输门由一个pmos晶体管pm2和一个nmos晶体管nm2组成，位于所述第一逻辑输入反相器和第三逻辑输入反相器之间，作为时钟clk的控制信号，当clk始终为高电平，则所述第一传输门让所述第一逻辑输入反相器的高电平输入到第三逻辑输入反相器，当clk为低电平时，则所述第一传输门关闭，不让所述第一逻辑输入反相器和第三逻辑输入反相器之间的信号传输；
17.第二传输门由一个pmos晶体管pm3和一个nmos晶体管nm3组成，位于所述第二逻辑输入反相器和第四逻辑输入反相器之间，作为时钟clk的控制信号，当clk始终为高电平，则所述第二传输门让所述第二逻辑输入反相器的高电平输入到第四逻辑输入反相器，当clk为低电平时，则所述第二传输门关闭，不让所述第二逻辑输入反相器和第四逻辑输入反相器之间的信号传输。
18.由上述本发明提供的技术方案可以看出，上述电路解决了传统锁存器泄露功耗和信号翻转的过程中短路功耗大的问题，采用动态泄露抑制强锁存结构来锁存电路，降低了面积消耗和每次转换的功耗，并提升了响应速度，从而降低了整个芯片设计的功耗。
附图说明
19.为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
20.图1为本发明实施例提供的强锁存结构的d触发器电路的结构示意图；
21.图2所示为现有技术所提供d触发器对照电路的结构示意图；
22.图3所示为本发明实施例所提供d触发器和现有技术d触发器对照电路在输入信号d和clk同时变化时的仿真示意图；
23.图4所示为本发明实施例所提供d触发器和现有技术d触发器对照电路在输入信号d和clk不同时变化时的仿真图。
具体实施方式
24.下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
25.如图1所示为本发明实施例提供的强锁存结构的d触发器电路结构示意图，所述电路包括依次连接的四个逻辑输入反相器、强锁存电路、两个传输门，其中：
26.第一逻辑输入反相器由一个nmos晶体管nm0、一个pmos晶体管pm0构成；pmos晶体管pm0的源极与电源vdd相连，nmos晶体管nm0的源极与地线gnd相连，pm0的漏极与nm0的漏极相互连接作为输出信号，pm0的栅极与nm0的栅极相互连接作为输入信号；
27.第二逻辑输入反相器由一个nmos晶体管nm1、一个pmos晶体管pm1构成；pmos晶体管pm1的源极与电源vdd相连，nmos晶体管nm1的源极与gnd相连，pm1的漏极与nm1的漏极相互连接作为输出信号，pm1的栅极与nm1的栅极相互连接作为输入信号；
28.第三逻辑输入反相器由一个nmos晶体管nm4、一个pmos晶体管pm4构成；pmos晶体管pm4的源极与电源vdd相连，nmos晶体管nm4的源极与gnd相连，pm4的漏极与nm4的漏极相互连接作为输出信号，pm4的栅极与nm4的栅极相互连接作为输入信号；
29.第四逻辑输入反相器由一个nmos晶体管nm5、一个pmos晶体管pm5构成；pmos晶体管pm5的源极与电源vdd相连，nmos晶体管nm5的源极与gnd相连，pm5的漏极与nm5的漏极相互连接作为输出信号，pm5的栅极与nm5的栅极相互连接作为输入信号；
30.且四个逻辑输入反相器都是pmos漏极与nmos漏极相连；
31.所述强锁存电路包括两个nmos晶体管nm6和nm7，四个pmos晶体管pm6、pm8、pm7和pm9，其中：
32.左侧部分的pm7、pm6、nm6依次串联，右侧部分的pm9、pm8、nm7同样依次串联，两侧部分构成强锁存结构，左侧部分nmos晶体管nm6和pmos晶体管pm7每次变化只有一个管子导通，右侧部分nmos晶体管nm7和pmos晶体管pm9每次变化只有一个管子导通；
33.pmos晶体管pm6栅极与q节点相连，pmos晶体管pm8栅极与q非节点相连，相互构成负反馈回路；
34.所述强锁存电路接收四个逻辑输入反相器给进来的方波信号，并保存在q和q非节点，在转换过程中利用晶体管超截止，每次转换能减少左侧或右侧部分的电流从vdd流入gnd，从而大大减少动态泄漏，降低了功耗；
35.第一传输门由一个pmos晶体管pm2和一个nmos晶体管nm2组成，位于所述第一逻辑输入反相器和第三逻辑输入反相器之间，作为时钟clk的控制信号，当clk始终为高电平，则所述第一传输门让所述第一逻辑输入反相器的高电平输入到第三逻辑输入反相器，当clk为低电平时，则所述第一传输门关闭，不让所述第一逻辑输入反相器和第三逻辑输入反相器之间的信号传输；
36.第二传输门由一个pmos晶体管pm3和一个nmos晶体管nm3组成，位于所述第二逻辑输入反相器和第四逻辑输入反相器之间，作为时钟clk的控制信号，当clk始终为高电平，则所述第二传输门让所述第二逻辑输入反相器的高电平输入到第四逻辑输入反相器，当clk为低电平时，则所述第二传输门关闭，不让所述第二逻辑输入反相器和第四逻辑输入反相
器之间的信号传输。
37.具体实现中，参考图1，所述强锁存电路内部的连接关系具体为：
38.pmos晶体管pm7的源极连接电源vdd，pmos晶体管pm7漏极与pmos晶体管pm6的源极相连接；
39.pmos晶体管pm6的漏极与nmos晶体管nm6的漏极相连接，nmos晶体管nm6的源极连接gnd，nmos晶体管nm6的栅极和pmos晶体管pm7的栅极相互连接作为所述第三逻辑输入反相器输出的输入端口；
40.pmos晶体管pm8的漏极与nmos晶体管nm7的漏极连接于q点，pmos晶体管pm6的栅极与q点相连接；
41.nmos晶体管nm6的衬底连接gnd，pmos晶体管pm7的衬底连接电源vdd，pmos晶体管pm6的衬底连接电源vdd；
42.pmos晶体管pm9的源极连接电源vdd，pmos晶体管pm9漏极与pmos晶体管pm8的源极相连接；
43.pmos晶体管pm8的漏极与nmos晶体管nm7的漏极相连接，nmos晶体管nm7的源极连接gnd，nmos晶体管nm7的栅极和pmos晶体管pm9的栅极相互连接作为所述第四逻辑输入反相器输出的输入端口；
44.pmos晶体管pm6的漏极与nmos晶体管nm6的漏极连接于q非点，pmos晶体管pm8的栅极与q非点相连接；
45.nmos晶体管nm7的衬底连接gnd，pmos晶体管pm8的衬底连接电源vdd，pmos晶体管pm8的衬底连接电源vdd。
46.参考图1，所述第一传输门的各部件连接关系具体为：
47.nmos晶体管nm2的衬底连接gnd，pmos晶体管pm2的衬底连接电源vdd；
48.nmos晶体管nm2的漏极与pmos晶体管pm2的漏极连接作为输入，同时与第一逻辑输入反相器的输出相连；
49.nmos晶体管nm2的源极与pmos晶体管pm2的源极连接作为输出，同时与第三逻辑输入反相器的输入相连；
50.pmos晶体管pm2的栅极与第二逻辑输入反相器的输出相连接；
51.nmos晶体管nm2的栅极与时钟clk连接。
52.参考图1，所述第二传输门的各部件连接关系具体为：
53.nmos晶体管nm3的衬底连接gnd，pmos晶体管pm3的衬底连接电源vdd；
54.nmos晶体管nm3的漏极与pmos晶体管pm3的漏极连接作为输入，同时与d输入信号(即外界输入的方波信号)相连接；
55.nmos晶体管nm3的源极与pmos晶体管pm3的源极连接作为输出，同时与第四逻辑输入反相器的输入相连；
56.pmos晶体管pm3的栅极与第二逻辑输入反相器的输出相连接；
57.nmos晶体管nm3的栅极与时钟clk连接。
58.基于上述的d触发器电路结构，电路原理具体为：
59.第一逻辑输入反相器的输入连接在pm0和nm0的栅极，输出在pm0和nm0的漏极的连接，使得d信号输入产生d非信号输出。第二逻辑输入反相器的输入连接在pm1和nm1的栅极，
输出在pm1和nm1的漏极的连接，使得clk信号输入产生clk非信号输出。第一传输门d非信号输入到pmos晶体管pm2的漏极与nmos晶体管nm2的漏极的连接处，pmos晶体管pm2的源极与nmos晶体管nm2的源极连接作为输出，clk非信号输入pmos晶体管pm2的栅极，clk信号输入nmos晶体管nm2的栅极，通过clk信号的控制d非信号的传输，若d非为低电平，则把第三逻辑输入反相器的输入拉低，若d非为高电平，则把第三逻辑输入反相器的输入拉高。第二传输门d信号输入到pmos晶体管pm3的漏极与nmos晶体管nm3的漏极的连接处，pmos晶体管pm3的源极与nmos晶体管nm3的源极连接作为输出，clk非信号输入pmos晶体管pm3的栅极，clk信号输入nmos晶体管nm3的栅极，通过clk信号的控制d信号的传输，若d为低电平，则把第四逻辑输入反相器的输入拉低，若d为高电平，则把第四逻辑输入反相器的输入拉高。
60.第三逻辑输入反相器是d非信号输入连接在pmos晶体管pm4栅极和nmos晶体管nm4的栅极，pmos晶体管pm4的漏极与nmos晶体管nm4的漏极的连接作为输出端口in，连接到强锁存器电路；第三逻辑输入反相器主要目的是增大驱动。第四逻辑输入反相器是d信号输入连接在pmos晶体管pm5栅极和nmos晶体管nm5的栅极，pmos晶体管pm5的漏极与nmos晶体管nm5的漏极的连接作为输出端口inb，连接到强锁存器电路，第四逻辑输入反相器主要目的是增大驱动。
61.上述强锁存器电路的原理如下：
62.当输入信号in为低电平、inb为高电平时，nm6处于截止状态，pm7处于导通状态，同时nm7处于导通状态，把q处的电压拉低，pm9处于截止状态，因为q处电压拉低导致pm6变为导通状态，把q非处的电压拉高，因而导致pm8处于截止状态；
63.当输入信号in为高电平、inb为低电平时，nm7处于截止状态，pm9处于导通状态，同时nm6处于导通状态，pm7处于截止状态，把q非处的电压拉低，因而导致pm8处于导通状态，把q处的电压拉高；
64.当输入信号in为高电平、inb为高电平时，nm6处于导通状态，pm7处于截止状态，同时nm7处于导通状态，pm9处于截止状态，把q和q非的两点都被拉低，这是清零状态。
65.当输入信号in为低电平、inb为低电平时，nm6处于截止状态，pm7处于导通状态，同时nm7处于截止状态，pm9处于导通状态，若q为高电平，q非为低电平，pm8处于导通状态，pm6处于截止状态，则q为高电平，q非为低电平，若q为低电平，q非为高电平，pm8处于截止状态，pm6处于导通状态，则q为低电平，q非为高电平，这是保持状态。
66.如图2所示为现有技术所提供d触发器对照电路的结构示意图，该电路是由rs触发器构成的dff触发器，通过clk时钟控制电源vdd到地线gnd之间的导通，来决定r和s的高电平还是低电平，再由外部输入方波d信号来控制调节rb和sb信号，最后由一个锁存器来存放rb和sb信号，完成dff功能。
67.如图3所示为本发明实施例所提供d触发器和现有技术d触发器对照电路在输入信号d和clk同时变化时的仿真示意图，q和qb为本发明实施例电路的输出，rb和sb为现有技术对照电路的输出，由图3可以看出：外部输入信号d，clk是有同时变化的，而在同时变化时，看出q和qb能够很好地采集并保存信号，而rb和sb则不能。
68.如图4所示为本发明实施例所提供d触发器和现有技术d触发器对照电路在输入信号d和clk不同时变化时的仿真图，图中gnd(2)是图1本发明电路地线的电流变化情况，gnd(1)是图2现有技术电路地线的电流变化情况，由图4可以看出：外部输入信号d，clk是没有
同时变化的，q和qb，rb和sb能够很好地采集并保存信号，gnd(2)能很好的控制电流的大小，而gnd(1)不能减少电流的大小。
69.下表1所示为本发明实施例所提供d触发器和现有技术d触发器对照电路在输入信号d和clk不同时变化时的功耗数据对比，该测试仿真是在vdd电源为1.2v，温度为27℃，工艺角选择为tt的情况下进行的：
[0070] 电压(v)温度(0c)工艺角平均功耗(w)本发明1.227tt228.498n对照电路1.227tt181.534u
[0071]
由上述表1可知：本发明所述电路的平均功耗是228.498nw；而现有技术中对照电路的平均功耗是181.534uw,功耗将近少794.5倍。
[0072]
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
[0073]
综上所述，本发明实施例所述电路由clk信号控制d信号输入的传输，把信号输入到强锁存器，而锁存器每次反转每一侧都不能从vdd到gnd，因为每次转换一侧都需要另一侧的变化才能完全导通，从而进一步减少能量的消耗，同时因为减少了锁存器的数量，d触发器的响应速度变快，从而降低了整个芯片设计的功耗。
[0074]
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。