格雷码计数器电路的制作方法

1.本技术涉及电路技术领域，尤其涉及一种格雷码计数器电路。


背景技术：

2.格雷码是一种循环二进制码或者叫作反射二进制码，格雷码是从一个数变为相邻的一个数时，只有一个数据位发生跳变，基于该特点，在通过异步时钟采集计数结果时能够避免二进制编码计数组合电路多位同时翻转造成出错的可能性，可以避免电路中出现的亚稳态，使得电路能以较少的错误在较高的速度下工作，提高系统的抗干扰能力。
3.格雷码计数器电路是数字电路中常用的基本电路之一，格雷码常用于通信，fifo或者ram地址寻址计数器中，传统的格雷计数器做法是先搭建二进制计数器，再通过异或门编码成格雷码格式，由于编码过程中会产生毛刺，故最终输出还需通过d触发器对编码后的格雷码进行采样。每个d触发器单元均工作在输入最高频率下，电路需要消耗较大的功耗。


技术实现要素：

4.有鉴于此，本技术提供了一种格雷码计数器电路，直接进行格雷码计数，无需通过逻辑电路对二进制编码进行转换，电路功耗较小。
5.为了解决上述技术问题，本技术采用了如下技术方案：本技术的提供了一种格雷码计数器电路，所述格雷码计数器电路包括：n个输出单元用于输出n位格雷码，其中，n为正整数；所述n个输出单元包括第一输出单元至第n输出单元；第一输出单元，包括：第一触发器和第二触发器，所述第一触发器时钟端连接时钟信号，所述第二触发器的时钟端连接所述第一触发器反相输出端；第二输出单元，包括：第一与门，所述第一与门的第一输入端连接所述第一触发器的正相输出端，所述第一与门的第二输入端连接所述第二触发器的正相输出端；第三触发器，所述第三触发器的时钟端连接所述第一与门输出端；第三输出单元，包括：第一反相器，所述第一反相器的输入端连接第二触发器的正相输出端；第二与门，所述第二与门的第一输入端连接所述第一触发器的正相输出端，所述第二与门的第二输入端连接所述第三触发器的正相输出端，所述第二与门的第三输入端连接所述第一反相器的输出端；第四触发器，所述第四触发器的时钟端连接第二与门的输出端；第m输出单元，其中4≤m≤n且m为正整数，包括：第m
‑
3时钟控制单元，所述第m
‑
3时钟控制单元的输入端连接触发器输出端；第m
‑
1与门，所述第m
‑
1与门的第一输入端连接所述第一触发器的正相输出端，所
述第m
‑
1与门的第二输入端连接所述第m触发器的正相输出端，所述第m
‑
1与门的第三输入端连接所述第m
‑
3时钟控制单元的输出端；第m 1触发器，所述第m 1触发器的时钟端连接第m
‑
1与门的输出端；所述每一个触发器的反相输出端连接触发器自身的数据端。
6.优选地，所述第m输出单元包括第m
‑
3时钟控制单元，所述第m
‑
3时钟控制单元的输入端连接触发器输出端，所述第m
‑
1与门的第三输入端连接所述第m
‑
3时钟控制单元的输出端，包括：所述第m输出单元包括第m
‑
3或非门，所述第m
‑
3或非门的输入端连接所述第二触发器至第m
‑
1触发器的正相输出端，所述第m
‑
1与门的第三输入端连接所述第m
‑
3或非门的输出端。
7.优选地，所述第m输出单元包括第m
‑
3时钟控制单元，所述第m
‑
3时钟控制单元的输入端连接触发器输出端，所述第m
‑
1与门的第三输入端连接所述第m
‑
3时钟控制单元的输出端，包括：所述第m输出单元包括第m
‑
3或非门和至少一个与非门，所述至少一个与非门的输入端连接所述第二触发器至第m
‑
1触发器的反相输出端，所述第m
‑
3或非门的输入端连接所述至少一个与非门的输出端，所述第m
‑
1与门的第三输入端连接所述第m
‑
3或非门的输出端。
8.优选地，所述触发器为d触发器。
9.相较于现有技术，本技术具有以下有益效果：基于以上技术方案可知，本技术提供的一种格雷码计数器电路，该格雷码计数器电路通过逻辑电路与触发器直接搭建格雷码计数器电路，相较于传统格雷码计数器电路，本技术提供的格雷码计数器电路无需先搭建二进制计数器再通过逻辑电路转换成格雷码格式，本技术提供的电路功耗较小，电路所包含元件较少，电路结构较为简单。
附图说明
10.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
11.图1是本技术实施例提供的第一输出单元逻辑电路图。
12.图2是本技术实施例提供的第二输出单元逻辑电路图。
13.图3是本技术实施例提供的第三输出单元逻辑电路图。
14.图4是本技术实施例提供的第m输出单元逻辑电路图。
15.图5是本技术实施例提供的另一种输出单元逻辑电路图。
16.图6是本技术实施例提供的n位格雷码计数器逻辑电路图。
17.图7是本技术实施例提供的一种格雷码计数器逻辑电路输出信号波形图。
具体实施方式
18.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
19.在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以
采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
20.在介绍格雷码计数器电路前，首先介绍格雷码的编码规则，参考下表。十进制二进制格雷码十进制二进制格雷码000000000810001100100010001910011101200100011101010111130011001011101111104010001101211001010501010111131101101160110010114111010017011101001511111000
21.定义n位格雷码的最高位为第n位，最低位为第1位。从上表计数周期内格雷码翻转变化易知如下规律：规律1：若4位格雷码计数器的复位状态为0000，则计数过程中格雷码的第1位进行0110状态循环，例如，对应十进制数字0至3，格雷码的最低位分别为0、1、1、0，对应十进制数字4至7，格雷码的最低位也分别为0、1、1、0。
22.参考图1，在电路实现上，可以采用两级触发器按除2方式级联组成的输出单元来实现格雷码第1位的状态翻转。
23.具体地，用于输出格雷码第1位的输出单元为第一输出单元，第一输出单元包括第一触发器和第二触发器，第一触发器时钟端连接时钟信号ckin，第二触发器的时钟端连接所述第一触发器反相输出端，第一触发器和第二触发器的反相输出端分别连接自身的数据端，第一触发器和第二触发器的复位端连接复位信号，第二触发器的正相输出端用于输出第1位格雷码q<1>，即最低位格雷码。第一触发器正相输出信号ckn的频率为输入时钟信号ckin的二分之一，第二触发器的时钟端连接第一触发器的正相输出信号ckn，则第二触发器的正相输出信号q<1>频率为第一触发器正相输出信号ckn的频率的二分之一，因此，第二触发器的正相输出信号q<1>频率为输入时钟信号ckin的四分之一。
24.规律2：当且仅当第1位在当前计数周期由0翻转至1，则在下一计数周期第2位发生翻转。例如，对于4位格雷码0001、0111、1101和1011均满足第1位在当前计数周期由0翻转至1，则在下一计数周期第2位发生翻转，下一计数周期分别对应0011、0101、1111和1001。
25.参考图2，在电路实现上，可以采用与门和触发器组成的输出单元来实现格雷码第2位的状态翻转。
26.具体地，用于输出格雷码第2位的输出单元为第二输出单元，第二输出单元包括第一与门，第一与门的第一输入端连接第一触发器的正相输出端，第一与门的第二输入端连接第二触发器的正相输出端q<1>，即第1位格雷码，第二输出单元还第三触发器，第三触发器的时钟端连接所述第一与非门输出端，第三触发器的反相输出端连接第三触发器的数据端，第三触发器的复位端连接复位信号，第三触发器的正相输出端q<2>用于输出第2位格雷码。当q<1>由0翻转为1时，在ckn信号下一个时钟周期，与门输出由0翻转为1，产生上升沿触发第三触发器，实现q<2>发生翻转。
27.规律3：当且仅当第m
‑
1位为1，且m
‑
2位及以后的低位全为0，且第1位在当前计数周期由1翻转至0，则在下个计数周期第m位发生翻转，其中3≤m≤n且m为正整数。
28.例如，当m为3时，满足第2位为1，且第1位为0，且第1位在当前计数周期由1翻转至0的两个4位格雷码为0010和1110，则在下个计数周期第3位发生翻转，与该两个格雷码对应的下个计数周期格雷码分别为0110和1010。
29.再例如，当m为4时，满足第3位为1，且第1位和第0位均为0，且第1位在当前计数周期由1翻转至0的格雷码为0100，则在下个计数周期第4位发生翻转，与该格雷码对应的下个计数周期格雷码为1100。
30.当m=3时，参考图3，在电路实现上，可以采用反相器、与门和触发器组成的输出单元来实现格雷码第3位的状态翻转。
31.具体地，用于输出格雷码第3位的输出单元为第三输出单元，第三输出单元包括：第一反相器，第一反相器的输入端连接第二触发器的正相输出端q<1>；第二与门，第二与门的第一输入端连接第一触发器的正相输出端，第二与门的第二输入端连接所述第三触发器的正相输出端，第二与门的第三输入端连接所述第一反相器的输出端；第四触发器，第四触发器的时钟端连接第二与门的输出端，第四触发器的反相输出端连接第四触发器的数据端，第四触发器的复位端连接复位信号，第四触发器的正相输出端用于输出第3位格雷码。当q<1>由1翻转至0，且满足q<2>为1时，在ckn信号下一个计数周期，与门输出由0翻转为1，产生上升沿触发第四触发器，实现q<3>发生翻转。
32.当4≤m≤n时，参考图4，在电路实现上，可以采用时钟控制单元、与门和触发器组成的输出单元来实现格雷码第m位的状态翻转，该时钟控制单元可以为第m
‑
3或非门。
33.具体地，用于输出格雷码第m位的输出单元为第m输出单元，第m输出单元包括第m
‑
3或非门，第m
‑
3或非门的输入端连接第二触发器至第m
‑
1触发器的正相输出端，即格雷码的第1位至第m
‑
2位；第m
‑
1与门，第m
‑
1与门的第一输入端连接第一触发器的正相输出端，第m
‑
1与门的第二输入端连接第m触发器的正相输出端，第m
‑
1与门的第三输入端连接第m
‑
3或非门的输出端；第m 1触发器，第m 1触发器的时钟端连接第m
‑
1与门的输出端，第m 1触发器的反相输出端连接第m 1触发器的数据端，第m 1触发器的复位端连接复位信号，第m 1触发器的正相输出端用于输出第m位格雷码。当q<1>由1翻转至0，且满足q<2>至q<m
‑
2>均为0，q<m
‑
1>为1时，在ckn信号下一个计数周期，与门输出由0翻转为1，产生上升沿触发第四触发器，实现q<m>发生翻转。
34.需要注意的是，当m大于或非门输入端口数量时，第m输出单元中的时钟控制单元可以为第m
‑
3或非门和至少一个与非门。
35.具体地，可将第二触发器至第m
‑
1触发器的反相输出端接入与非门，再将与非门的输出端连接或非门的输入端，其中，与非门可以为多个，每个与非门的输入信号均为触发器的反相输出信号。
36.例如，当m为13时，用于输出格雷码第13位的第13输出单元中增加三个与非门，参考图5，与非门的输入端分别连接格雷码第1位至第4位的反相输出，第5位至第8位的反相输出，第9位至第11位的反相输出。在或非门的前级增加与非门的目的是为了保证满足m
‑
2位及以后的低位全为0这一条件，为了触发第m位翻转的条件，或非门的输出需为1，则或非门前级的与非门的输出需为0，与非门的输入需均为1，因此与非门的输入端连接低位格雷码
的反相输出。
37.需要注意的是，该组合逻辑门的输入信号也可以部分为低位格雷码反相输出，部分为低位格雷码正相输出，若输入信号为低位格雷码反相输出，则需将该信号接入组合逻辑门中前级与非门的输入端，若输入信号为低位格雷码的正相输出，则需将该信号接入组合逻辑门中后级或非门的输入端，只需满足第m
‑
2位及以后的低位全为0作为第m位翻转的触发信号这一逻辑即可，本技术对输入信号接入位置不做限定。
38.图6为本技术提供的n位格雷码计数器电路结构示意图，n位格雷码计数器电路中包括n个输出单元，每个输出单元用于输出一位格雷码，实现了n位格雷码计数功能，本技术提供的格雷码计数器电路无需搭建二进制计数器再转码成格雷码格式，本技术提供的电路功耗较小，电路所包含元件较少，电路结构较为简单。
39.图7为本技术提供的4位格雷码计数器电路输出信号波形图，由最低位q<1>至最高位q<4>构成的格雷码在计数周期内的连续变化符合格雷码计数规则。
40.以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。