存储器控制器以及具有存储器控制器的存储装置的制作方法

存储器控制器以及具有存储器控制器的存储装置
1.相关申请的交叉引用
2.本技术要求于2020年4月17日提交的、申请号为10
‑
2020
‑
0046868的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
3.本文公开的一个或多个实施例涉及一种存储器控制器和具有存储器控制器的存储装置。


背景技术：

4.存储装置是被配置为在诸如计算机、智能电话或智能平板的主机装置的控制下存储数据的装置。存储装置包括被配置为在磁盘上存储数据的装置(例如，硬盘驱动器)和被配置为在半导体存储器上存储数据的装置(例如，固态驱动器(ssd)或存储卡)。
5.存储装置可以包括被配置为存储数据的存储器装置，并且存储器控制器可以管理针对一个或多个存储器装置的数据存储操作。
6.存储器装置可以是易失性存储器装置或非易失性存储器装置。非易失性存储器装置的示例包括：只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪速存储器、相变ram(pram)、磁性ram(mram)、电阻式ram(rram)和铁电ram(fram)。


技术实现要素：

7.实施例提供了一种能够以多通道和多通路结构高效地执行数据存储操作的存储器控制器，以及具有该存储器控制器的存储装置。
8.根据本公开的一方面，提供了一种存储装置，包括：多个第一存储器装置，对应于主数据区域；多个第二存储器装置，对应于预留区域；以及存储器控制器，通过第一通道和第二通道联接到第一存储器装置和第二存储器装置，其中通过第一通道联接到存储器控制器的第一存储器装置的数量等于通过第二通道联接到存储器控制器的第一存储器装置的数量，其中通过第一通道联接到存储器控制器的第二存储器装置的数量不同于通过第二通道联接到存储器控制器的第二存储器装置的数量，并且其中存储器控制器基于第一存储器装置和第二存储器装置的存储器状态，在第一存储器装置和第二存储器装置之中选择待执行写入操作的存储器装置。
9.根据本公开的另一方面，提供了一种存储器控制器，该存储器控制器通过第一通道和第二通道联接到多个主存储器装置和多个预留存储器装置，该存储器控制器包括：存储器状态监控器，被配置为监控作为关于主存储器装置和预留存储器装置的当前状态的信息的存储器状态信息；以及写入操作控制器，被配置为基于存储器状态信息，在多个主存储器装置和多个预留存储器装置之中选择待执行写入操作的存储器装置，其中分别通过第一通道和第二通道联接的主存储器装置的数量彼此相等，并且分别通过第一通道和第二通道
联接的预留存储器装置的数量彼此不同。
10.根据本公开的又一方面，提供了一种操作存储器控制器的方法，该存储器控制器通过第一通道和第二通道联接到多个存储器装置，该方法包括：确定将对存储器装置执行写入操作；基于多个存储器装置的存储器状态，在多个存储器装置之中选择待执行写入操作的存储器装置；并且生成用于控制所选择的存储器装置以执行写入操作的编程命令，其中多个存储器装置包括用作主数据区域的第一存储器装置和用作预留区域的第二存储器装置，其中通过第一通道联接到存储器控制器的第一存储器装置的数量等于通过第二通道联接到存储器控制器的第一存储器装置的数量，并且通过第一通道联接到存储器控制器的第二存储器装置的数量不同于通过第二通道联接到存储器装置的第二存储器装置的数量。
11.根据本公开的又一方面，提供了一种设备，包括：第一通道输出，联接到第一数量的第一存储器装置和第二数量的第二存储器装置；第二通道输出，联接到第三数量的第一存储器装置和第四数量的第二存储器装置，第一存储器装置对应于主存储区域并且第二存储器装置对应于预留存储区域；以及存储器控制器，被配置为通过第一通道输出或第二通道输出输出信号，以选择第一存储器装置或第二存储器装置中的相应一个，其中存储器控制器基于第一存储器装置和第二存储器装置的存储器状态生成信号，并且其中第二数量和第四数量中的一个为零或更大。
附图说明
12.现在将在下文中参照附图更充分地描述示例实施例；然而，它们可以以不同的形式实现，并且不应该被解释为限于本文所阐述的实施例。相反，提供这些实施例以使得本公开将是彻底且完整的，并且将向本领域技术人员充分地传达示例实施例的范围。
13.在附图中，为了清楚说明，可以夸大尺寸。将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅有一个元件，或也可以存在一个或多个中间元件。相同的附图标记始终表示相同的元件。
14.图1示出存储装置的实施例。
15.图2示出存储器装置的实施例。
16.图3示出存储器单元阵列的实施例。
17.图4示出存储块的实施例。
18.图5示出存储块的实施例。
19.图6示出存储块的实施例。
20.图7示出存储装置的实施例。
21.图8示出存储器控制器的实施例。
22.图9示出写入操作控制器的实施例。
23.图10示出用于控制存储装置的方法的实施例。
24.图11示出通过图10的方法执行的操作的实施例。
25.图12a和图12b示出用于控制存储装置的方法的实施例。
26.图13示出用于开始垃圾收集操作的方法的实施例。
27.图14示出通过图10的方法执行的操作的实施例。
28.图15示出通过图10的方法执行的操作的实施例。
29.图16示出存储装置的实施例。
30.图17示出存储器控制器的实施例。
31.图18示出固态驱动器系统的实施例。
32.图19示出用户系统的实施例。
具体实施方式
33.出于描述本公开的各个实施例的目的，本文公开的特定结构或功能描述仅是说明性的。本公开的实施例可以以各种形式实施，并且不能被解释为限于本文所阐述的实施例。
34.图1是示出存储装置50的实施例的框图，存储装置50可以包括存储器装置100和存储器控制器200。存储装置50可以在主机300的控制下存储数据和/或存储从主机300传输的数据。主机300的示例包括移动电话、智能电话、mp3播放器、膝上型计算机、台式计算机、游戏机、tv、平板pc和车载信息娱乐系统。
35.根据控制与主机300通信的接口协议，存储装置50可以有各种类型。例如，存储装置50可以被实施为固态驱动器(ssd)、多媒体卡(mmc)、嵌入式mmc(emmc)、缩小尺寸的mmc(rs
‑
mmc)、微型mmc(micro
‑
mmc)、安全数字(sd)卡、迷你sd卡、微型sd卡、通用串行总线(usb)存储装置、通用闪存(ufs)装置、紧凑型闪存(cf)卡、智能媒体卡(smc)、记忆棒等。
36.存储装置50可以被制造为各种封装类型中的任意一种。示例包括堆叠封装(pop)、系统级封装(sip)、片上系统(soc)、多芯片封装(mcp)、板上芯片(cob)、晶圆级制造封装(wfp)和晶圆级堆叠封装(wsp)。
37.存储器装置100可以存储数据并且可以在存储器控制器200的控制下操作。存储器装置100可以通过至少一个通道ch与存储器控制器200通信。存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括用于存储数据的多个存储器单元。存储器单元阵列可以包括多个存储块，每个存储块可以包括多个存储器单元。多个存储器单元可以构成多个页面。在实施例中，每个页面可以是用于将数据存储在存储器装置100中或读取存储器装置100中存储的数据的单位。在一个实施例中，存储块可以是用于擦除数据的单位。
38.存储器装置100的示例可以包括：双倍数据速率同步动态随机存取存储器(ddr sdram)、低功耗双倍数据速率第四代(lpddr4)sdram、图形双倍数据速率(gddr)sram、低功耗ddr(lpddr)、rambus动态随机存取存储器(rdram)、nand闪速存储器、垂直nand闪速存储器、nor闪速存储器、电阻式随机存取存储器(rram)、相变随机存取存储器(pram)、磁阻随机存取存储器(mram)、铁电随机存取存储器(fram)、自旋转移扭矩随机存取存储器(stt
‑
ram)等。为了便于描述，可以将存储器装置100假定为nand闪速存储器。
39.在实施例中，可以以二维阵列结构或三维阵列结构来实施存储器装置100。下面描述存储器装置100的三维阵列结构的示例。一个或多个实施例不仅可以应用于电荷存储层配置有浮栅(fg)的闪速存储器装置，而且可以应用于电荷存储层包括绝缘层的电荷撷取闪存(ctf)。
40.在实施例中，可以使用将一个数据位存储在一个存储器单元中的单层单元(slc)方案来操作存储器装置100。可选地，可以使用将至少两个数据位存储在一个存储器单元中的方案来操作存储器装置100。例如，可以使用将两个数据位存储在一个存储器单元中的多层单元(mlc)方案、将三个数据位存储在一个存储器单元中的三层单元(tlc)方案、或将四
个数据位存储在一个存储器单元中的四层单元(qlc)方案来操作存储器装置100。
41.存储器装置100被配置为通过通道ch从存储器控制器200接收命令和地址，并且访问通过存储器单元阵列中的地址选择的区域。也就是说，存储器装置100可以对通过相应地址选择的区域执行与命令相对应的操作。例如，存储器装置100可以根据所接收的命令执行写入(编程)操作、读取操作和擦除操作。例如，当接收到编程命令时，存储器装置100可以将数据编程在由地址选择的区域中。当接收到读取命令时，存储器装置100可以从由地址选择的区域读取数据。当接收到擦除命令时，存储器装置100可以擦除由地址选择的区域中存储的数据。
42.在实施例中，多个存储器装置100可以包括在存储装置50中。多个存储器装置可以通过通道ch联接到存储器控制器200，并且可以通过通道ch与存储器控制器200通信。例如，存储器控制器200可以生成用于控制待由多个存储器装置中的每一个执行的操作的指令。而且，多个存储器装置中的每一个可以将通过执行所控制的操作获得的结果输出到存储器控制器200。
43.存储器控制器200可以控制存储装置50的全部操作。当将电源电压施加到存储装置50时，存储器控制器200可以运行固件(fw)或其他指令。例如，当存储器装置100是闪速存储器装置时，存储器控制器200可以运行诸如闪存转换层(ftl)的fw，用于控制主机300和存储器装置100之间的通信。
44.在实施例中，存储器控制器200可以包括固件，该固件从主机300接收数据和逻辑块地址(lba)，并且该固件将lba转换成表示待存储数据的存储器装置100中的存储器单元的地址的物理块地址(pba)。而且，存储器控制器200可以在缓冲存储器中存储建立lba和pba之间的映射关系的逻辑
‑
物理地址映射表。
45.存储器控制器200可以响应于来自主机300的请求，控制存储器装置100以执行编程操作、读取操作、擦除操作等。例如，当从主机300接收到编程请求时，存储器控制器200可以将编程请求改变为编程命令，并且可以向存储器装置100提供编程命令、pba和数据。当从主机300接收到读取请求以及lba时，存储器控制器200可以将读取请求改变为读取命令、选择与lba相对应的pba、然后向存储器装置100提供读取命令和pba。当从主机300接收到擦除请求以及lba时，存储器控制器200可以将擦除请求改变为擦除命令、选择与lba相对应的pba、然后向存储器装置100提供擦除命令和pba。
46.在实施例中，存储器控制器200可以在没有来自主机300的任何请求的情况下自主地生成编程命令、地址和数据，并且可以将编程命令、地址和数据传输到存储器装置100。例如，存储器控制器200可以将命令、地址和数据提供给存储器装置100以执行后台操作，诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作。
47.在实施例中，存储装置50可以进一步包括缓冲存储器。存储器控制器200可以控制主机300和缓冲存储器之间的数据交换。在一个实施例中，存储器控制器200可以将用于控制存储器装置100的系统数据临时存储在缓冲存储器中。例如，存储器控制器200可以将从主机300输入的数据临时存储在缓冲存储器中，然后可以将缓冲存储器中临时存储的数据传输到存储器装置100。
48.在各个实施例中，缓冲存储器可以用作存储器控制器200的工作存储器或高速缓存存储器。缓冲存储器可以存储由存储器控制器200运行的代码或命令。在一个实施例中，
缓冲存储器可以存储通过存储器控制器200处理的数据。缓冲存储器的示例包括诸如双倍数据速率同步dram(ddr sdram)、ddr4 sdram、低功耗双倍数据速率第四代(lpddr4)sdram、图形双倍数据速率(gddr)sdram、低功耗ddr(lpddr)和/或rambus动态随机存取存储器(dram)的动态随机存取存储器(dram)，或静态随机存取存储器(sram)。
49.在各个实施例中，缓冲存储器可以在存储装置50外部联接到存储器装置50。因此，在存储装置50外部联接到存储装置50的易失性存储器装置可以执行缓冲存储器的功能。在实施例中，存储器控制器200可以控制至少两个存储器装置。存储器控制器200可以根据交错方法来控制存储器装置，以便提高操作性能。
50.主机300可以使用一种或多种通信方式协议或标准与存储装置50通信。示例包括：通用串行总线(usb)、串行at附件(sata)、高速芯片间(hsic)、小型计算机系统接口(scsi)、火线、外围组件互连(pci)、高速pci(pcie)、高速非易失性存储器(nvme)、通用闪存(ufs)、安全数字(sd)、多媒体卡(mmc)、嵌入式mmc(emmc)、双列直插式存储器模块(dimm)、寄存式dimm(rdimm)和低负载dimm(lrdimm)。
51.图2是示出图1所示的存储器装置100的结构的示图。参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
52.存储器单元阵列110包括通过行线rl联接到行解码器121并且通过位线bl1至bln联接到页面缓冲器组123的多个存储块blk1至blkz。多个存储块blk1至blkz中的每一个包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元。联接到相同字线的存储器单元可以被定义为一个页面。因此，一个存储块可以包括多个页面。行线rl可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。
53.存储器单元阵列110中的存储器单元中的每一个可以被配置为存储一个数据位的单层单元(slc)、存储两个数据位的多层单元(mlc)、存储三个数据位的三层单元(tlc)或存储四个数据位的四层单元(qlc)。
54.外围电路120可以在控制逻辑130的控制下对存储器单元阵列110的所选择的区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以在控制逻辑130的控制下向行线rl和位线bl1至bln施加各种操作电压或释放所施加的电压。
55.外围电路120可以包括行解码器121、电压生成器122、页面缓冲器组123、列解码器124、输入/输出电路125和感测电路126。行解码器121通过行线rl联接到存储器单元阵列110。行线rl可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。在实施例中，字线可以包括正常字线和虚设字线。在实施例中，行线rl可以进一步包括管道选择线。
56.行解码器121对从控制逻辑130接收的行地址radd进行解码。行解码器121根据经解码的地址选择存储块blk1至blkz之中的至少一个存储块。而且，行解码器121可以根据经解码的地址选择所选择的存储块的至少一个字线，以将由电压生成器122生成的电压施加到至少一个字线wl。
57.例如，在编程操作中，行解码器121可以将编程电压施加到所选择的字线，并将编程通过电压(电平低于编程电压的电平)施加到未选择的字线。在编程验证操作中，行解码器121可以将验证电压施加到所选择的字线，并将验证通过电压(电平高于验证电压的电平)施加到未选择的字线。
58.在读取操作中，行解码器121可以将读取电压施加到所选择的字线，并将读取通过电压(电平高于读取电压的电平)施加到未选择的字线。
59.在实施例中，以存储块为单位执行存储器装置100的擦除操作。在擦除操作中，行解码器121可以根据经解码的地址选择一个存储块。在擦除操作中，行解码器121可以将接地电压施加到与所选择的存储块联接的字线。
60.电压生成器122在控制逻辑130的控制下操作。电压生成器122通过使用供应给存储器装置100的外部电源电压来生成多个电压。例如，电压生成器可以响应于操作信号opsig而生成在编程操作、读取操作和擦除操作中使用的各种操作电压vop。例如，电压生成器122可以在控制逻辑130的控制下，生成编程电压、验证电压、通过电压、读取电压、擦除电压等。
61.在实施例中，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压被用作存储器装置100的操作电压。
62.在实施例中，电压生成器122可以使用外部电源电压或内部电源电压来生成多个电压。例如，电压生成器122可以包括用于接收内部电源电压的多个泵浦电容器，并且可以在控制逻辑130的控制下通过选择性地激活多个泵浦电容器来生成多个电压。多个生成的电压可以通过行解码器121被供应给存储器单元阵列110。
63.页面缓冲器组123包括第一至第n页面缓冲器pb1至pbn。第一至第n页面缓冲器pb1至pbn分别通过第一至第n位线bl1至bln联接到存储器单元阵列110。第一至第n位线bl1至bln在控制逻辑130的控制下操作。例如，第一至第n位线bl1至bln可以响应于页面缓冲器控制信号pbsignals而操作。例如，第一至第n页面缓冲器pb1至pbn可以临时存储通过第一至第n位线bl1至bln接收的数据，或在读取操作或验证操作中感测位线bl1至bln的电压或电流。
64.例如，在编程操作中，当将编程电压施加到所选择的字线时，第一至第n页面缓冲器pb1至pbn可以将通过输入/输出电路125接收的数据data通过第一至第n位线bl1至bln传送到所选择的存储器单元。根据所传送的数据data对所选择的页面的存储器单元进行编程。在编程验证操作中，第一至第n页面缓冲器pb1至pbn通过感测通过第一至第n位线bl1至bln从所选择的存储器单元接收的电压或电流来读取页面数据。
65.在读取操作中，第一至第n页面缓冲器pb1至pbn通过第一至第n位线bl1至bln从所选择的页面的存储器单元读取数据data，并且在列解码器124的控制下将所读取的数据data输出到输入/输出电路125。
66.在擦除操作中，第一至第n页面缓冲器pb1至pbn可以使第一至第n位线bl1至bln浮置或将擦除电压施加到第一至第n位线bl1至bln。
67.列解码器124可以响应于列地址cadd在输入/输出电路125和页面缓冲器组123之间通信数据。例如，列解码器124可以通过数据线dl与第一至第n页面缓冲器pb1至pbn通信数据，或者通过列线cl与输入/输出电路125通信数据。
68.输入/输出电路125可以将从存储器控制器(例如，图1所示的200)接收的命令cmd和地址addr传送到控制逻辑130，或者与列解码器124交换数据data。
69.在读取操作或验证操作中，感测电路126可以响应于允许位vrybit信号而生成参考电流，并且通过比较从页面缓冲器组123接收的感测电压vpb和由参考电流生成的参考电
压来输出通过或失败信号pass/fail。
70.控制逻辑130可以响应于命令cmd和地址addr通过输出操作信号opsig、行地址radd、页面缓冲器控制信号pbsignals和允许位vrybit来控制外围电路120。例如，控制逻辑130可以响应于子块读取命令和地址来控制所选择的存储块的读取操作。而且，控制逻辑130可以响应于子块擦除命令和地址来控制所选择的存储块中包括的所选择的子块的擦除操作。而且，控制逻辑130可以响应于通过或失败信号pass或fail来确定验证操作是已经通过还是已经失败。
71.可以根据存储在存储器单元中的数据将存储器单元阵列110中的存储器单元中的每一个编程为多个编程状态之中的任意一个编程状态。可以根据存储器单元中存储的数据将存储器单元的目标编程状态确定为多个编程状态中的任意一个。
72.图3是示出图2所示的存储器单元阵列110的实施例的示图。参照图3，存储器单元阵列110可以包括多个存储块blk1至blkz。每个存储块可以具有三维结构。每个存储块可以包括堆叠在衬底上的多个存储器单元。多个存储器单元可以沿 x、 y和 z方向布置。将参照图4和图5更详细地描述每个存储块的示例结构。
73.图4是示出图2中所示的存储块blk1至blkz之中的任意一个存储块blka的实施例的电路图。参照图4，存储块blka可以包括多个单元串cs11至cs1m和cs21至cs2m。在实施例中，多个单元串cs11至cs1m和cs21至cs2m中的每一个可以形成为预定形状，例如“u”形或另一形状。在存储块blka中，m个单元串沿行方向(例如， x方向)布置。图4示出两个单元串沿列方向(例如， y方向)布置。然而，这是为了便与描述，并且将理解的是，可以在列方向上布置三个单元串。
74.多个单元串cs11至cs1m和cs21至cs2m中的每一个可以包括至少一个源极选择晶体管sst、第一至第n存储器单元mc1至mcn、管式晶体管pt以及至少一个漏极选择晶体管dst。选择晶体管sst和dst以及存储器单元mc1至mcn可以具有彼此类似的结构。
75.在实施例中，选择晶体管sst和dst以及存储器单元mc1至mcn中的每一个可以包括沟道层、隧道绝缘层、电荷存储层以及阻挡绝缘层。在实施例中，可以在每个单元串中设置用于提供沟道层的柱(pillar)。在实施例中，用于提供沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱可以在每个单元串中。
76.每个单元串的源极选择晶体管sst可以联接在公共源极线csl和存储器单元mc1至mcp之间。在实施例中，布置在相同行上的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线。布置在不同行上的单元串的源极选择晶体管联接到不同的源极选择线。在图4中，第一行上的单元串cs11至cs1m的源极选择晶体管联接到第一源极选择线ssl1。第二行上的单元串cs21至cs2m的源极选择晶体管联接到第二源极选择线ssl2。在一个实施例中，单元串cs11至cs1m和cs21至cs2m的源极选择晶体管可以共同联接到一个源极选择线。
77.每个单元串的第一至第n存储器单元mc1至mcn联接在源极选择晶体管sst和漏极选择晶体管dst之间。第一至第n存储器单元mc1至mcn可以被划分为第一至第p存储器单元mc1至mcp以及第(p 1)至第n存储器单元mcp 1至mcn。第一至第p存储器单元mc1至mcp沿 z方向的相反方向顺序地布置，并且可以串联联接在源极选择晶体管sst和管式晶体管pt之间。第(p 1)至第n存储器单元mcp 1至mcn在 z方向上顺序地布置，并且可以串联联接在管式晶体管pt和漏极选择晶体管dst之间。第一至第p存储器单元mc1至mcp和第(p 1)至第n存
储器单元mcp 1至mcn通过管式晶体管pt联接。每个单元串的第一至第n存储器单元mc1至mcn的栅电极分别联接到第一至第n字线wl1至wln。每个单元串的管式晶体管pt的栅极联接到管线pl。
78.每个单元串的漏极选择晶体管dst联接在相应的位线和存储器单元mcp 1至mcn之间。沿行方向布置的单元串联接到沿行方向延伸的漏极选择线。第一行上的单元串cs11至cs1m的漏极选择晶体管联接到第一漏极选择线dsl1。第二行上的单元串cs21至cs2m的漏极选择晶体管联接到第二漏极选择线dsl2。
79.沿列方向布置的单元串联接到沿列方向延伸的位线。在图4中，第一列上的单元串cs11和cs21联接到第一位线bl1。第m列上的单元串cs1m和cs2m联接到第m位线blm。
80.联接到沿行方向布置的单元串中的相同字线的存储器单元可以构成一个页面。例如，联接到第一行上的单元串cs11至cs1m中的第一字线wl1的存储器单元构成一个页面。联接到第二行上的单元串cs21至cs2m中的第一字线wl1的存储器单元构成另一页面。当选择漏极选择线dsl1和dsl2中的任意一个时，可以选择沿一个行方向布置的单元串。当选择字线wl1至wln中的任意一个时，可以在所选择的单元串中选择一个页面。
81.在另一实施例中，可以设置偶数位线和奇数位线，而不是第一至第m位线bl1至blm。另外，沿行方向布置的单元串cs11至cs1m或cs21至cs2m之中的偶数编号的单元串可以分别联接到偶数位线，并且沿行方向布置的单元串cs11至cs1m或cs21至cs2m之中的奇数编号的单元串可以分别联接到奇数位线。
82.在实施例中，第一至第n存储器单元mc1至mcn中的至少一个可以用作虚设存储器单元。例如，可以设置至少一个虚设存储器单元以减小源极选择晶体管sst与存储器单元mc1至mcp之间的电场。在一个实施例中，可以设置至少一个虚设存储器单元以减小漏极选择晶体管dst与存储器单元mcp 1至mcn之间的电场。当虚设存储器单元的数量增加时，存储块blka的操作可靠性得到改善，但是存储块blka的大小可能增加。当虚设存储器单元的数量减少时，存储块blka的大小减小，但是存储块blka的操作的可靠性可能劣化。
83.为了有效地控制至少一个虚设存储器单元，虚设存储器单元可以具有所需的阈值电压。在存储块blka的擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚设存储器单元的阈值电压控制施加到联接到各个虚设存储器单元的虚设字线的电压，使得虚设存储器单元可以具有所需的阈值电压。
84.图5是示出图2所示的存储块blk1至blkz之中的一个存储块的另一实施例blkb的电路图。参照图5，存储块blkb可以包括多个单元串cs11'至cs1m'和cs21'至cs2m'。多个单元串cs11'至cs1m'和cs21'至cs2m'中的每一个沿 z方向延伸。多个单元串cs11'至cs1m'和cs21'至cs2m'中的每一个包括至少一个源极选择晶体管sst、第一至第n存储器单元mc1至mcn以及堆叠在存储块blkb下方的衬底上的至少一个漏极选择晶体管dst。
85.每个单元串的源极选择晶体管sst联接在公共源极线csl和存储器单元mc1至mcn之间。布置在相同行上的单元串的源极选择晶体管联接到相同的源极选择线。布置在第一行上的单元串cs11'至cs1m'的源极选择晶体管联接到第一源极选择线ssl1。布置在第二行上的单元串cs21'至cs2m'的源极选择晶体管联接到第二源极选择线ssl2。在另一实施例中，单元串cs11'至cs1m'和cs21'至cs2m'的源极选择晶体管可以共同联接到一个源极选择
线。
86.每个单元串的第一至第n存储器单元mc1至mcn串联联接在源极选择晶体管sst和漏极选择晶体管dst之间。第一至第n存储器单元mc1至mcn的栅电极分别联接到第一至第n字线wl1至wln。
87.每个单元串的漏极选择晶体管dst联接在相应的位线和存储器单元mc1至mcn之间。沿行方向布置的单元串的漏极选择晶体管联接到沿行方向延伸的漏极选择线。第一行上的单元串cs11'至cs1m'的漏极选择晶体管联接到第一漏极选择线dsl1。第二行上的单元串cs21'至cs2m'的漏极选择晶体管联接到第二漏极选择线dsl2。
88.除了从图5的每个单元串中排除管式晶体管pt之外，图5的存储块blkb可以具有与图4的存储块blka类似的电路配置。
89.在一个实施例中，可以设置偶数位线和奇数位线，而不是第一至第m位线bl1至blm。另外，沿行方向布置的单元串cs11'至cs1m'或cs21'至cs2m'之中的偶数编号的单元串可以分别联接到偶数位线，并且沿行方向布置的单元串cs11'至cs1m'或cs21'至cs2m'之中的奇数编号的单元串可以分别联接到奇数位线。
90.在实施例中，第一至第n存储器单元mc1至mcn中的至少一个可以用作虚设存储器单元。例如，可以设置至少一个虚设存储器单元以减小源极选择晶体管sst与存储器单元mc1至mcp之间的电场。在一个实施例中，可以设置至少一个虚设存储器单元以减小漏极选择晶体管dst与存储器单元mcp 1至mcn之间的电场。当虚设存储器单元的数量增加时，存储块blkb的操作可靠性得到改善，但是存储块blkb的大小增加。当虚设存储器单元的数量减少时，存储块blkb的大小减小，但是存储块blkb的操作可靠性可能劣化。
91.为了有效地控制至少一个虚设存储器单元，虚设存储器单元可以具有所需的阈值电压。在存储块blkb的擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚设存储器单元的阈值电压控制施加到联接到各个虚设存储器单元的虚设字线的电压，使得虚设存储器单元可以具有所需的阈值电压。
92.图6是示出图2所示的存储器单元阵列110中包括的多个存储块blk1至blkz之中的一个存储块的另一实施例blkc的电路图。
93.参照图6，存储块blkc包括多个串cs1至csm。多个串cs1至csm可以分别联接到多个位线bl1至blm。串cs1至csm中的每一个包括至少一个源极选择晶体管sst、第一至第n存储器单元mc1至mcn以及至少一个漏极选择晶体管dst。
94.选择晶体管sst和dst以及存储器单元mc1至mcn中的每一个可以具有类似的结构。在实施例中，选择晶体管sst和dst以及存储器单元mc1至mcn中的每一个可以包括沟道层、隧道绝缘层、电荷存储层以及阻挡绝缘层。在实施例中，可以在每个单元串中设置用于提供沟道层的柱。在实施例中，可以在每个单元串中设置用于提供沟道层、隧道绝缘层、电荷存储层以及阻挡绝缘层中的至少一个的柱。
95.每个单元串的源极选择晶体管sst联接在公共源极线csl和存储器单元mc1至mcn之间。每个单元串的第一至第n存储器单元mc1至mcn联接在源极选择晶体管sst和漏极选择晶体管dst之间。每个单元串的漏极选择晶体管dst联接在相应的位线和存储器单元mc1至mcn之间。
96.联接到相同字线的存储器单元可以构成一个页面。当选择漏极选择线dsl时，可以选择单元串cs1至csm。当选择字线wl1至wln中的任意一个时，可以选择所选择的单元串之中的一个页面。
97.在一个实施例中，可以设置偶数位线和奇数位线，而不是第一至第m位线bl1至blm。所布置的单元串cs1至csm之中的偶数编号的单元串可以分别联接到偶数位线，并且单元串cs1至csm之中的奇数编号的单元串可以分别联接到奇数位线。
98.如图3至图5所示，存储器装置100的存储器单元阵列110可以被配置为具有三维结构的存储器单元阵列。而且，如图6所示，存储器装置100的存储器单元阵列110可以被配置为具有二维结构的存储器单元阵列。
99.图7是示出存储装置51的实施例的示图，存储装置51可以包括存储器控制器200和多个存储器装置100a至100h、101a和101b。例如，可以将存储器控制器200包括在具有与通道ch1和ch2相对应的输出的芯片中，或者可以将该输出联接到在芯片或其他电路内部执行存储器控制器的功能的逻辑。多个存储器装置100a至100h、101a和101b可以构成第一数据区域105和第二数据区域107。第一存储器装置100a至100h可以构成第一数据区域105。第二存储器装置101a和101b可以构成第二数据区域107。
100.在示例中，由第一存储器装置100a至100h构成的第一数据区域105可以是用于存储用户数据的主数据区域。由第二存储器装置101a和101b构成的第二数据区域107可以是不存储用户数据的预留区域。预留区域可以包括维持存储装置51的操作性能所需的预留空间(over provisioning)区域。预留空间区域可以是只要没有预定原因就不使用的数据区域。例如，当正在使用存储装置51的同时在构成主数据区域105的存储块(例如，第一存储器装置100a至100h中的存储块)之中生成坏块时，相应的坏块可能不再使用。构成预留空间区域的任意一个存储块(例如，第二存储器装置101a和101b中包括的存储块)可以用于替换坏块。
101.在一个示例中，预留空间区域可以是被分配以使得能够平稳地执行用于驱动存储装置的各种功能(例如，损耗均衡、坏块管理等)的预留空间。由于预留空间区域不能被用户访问，因此在某些实施例中，可以从存储装置51的用户容量中排除预留空间区域。
102.如图7所示，根据实施例，存储装置51可以被配置为多通道和多通路结构。多通道结构可以表示存储器控制器200与存储器装置100a至100h、101a和101b通过多个通道ch1和ch2联接以便同时访问多个存储器装置的结构。随着用于联接存储器控制器200和存储器装置100a至100h、101a和101b的通道的数量增加，存储器控制器200可以同时控制的存储器装置的数量可以增加。因此，可以提高存储装置51的操作速度。
103.多通路结构可以表示多个存储器装置联接到一个通道的结构。例如，四个存储器装置100a至100d联接到图7所示的存储装置51的第一通道ch1。通过第一通道ch1，存储器装置100a至100d分别构成第一至第四通路way1至way4。另外，通过第二通道ch2，存储器装置100e至100h、101a和101b分别构成第五至第十通路way5至way10。在具有多通路结构的存储装置中，联接到一个通道的多个存储器装置执行交错操作，从而可以提高存储装置的操作速度。
104.在一个实施例中，通道中的每一个可以包括相同数量的通路。而且，可以为每个通道联接相同数量的存储器装置。例如，可以为每个通道联接相同数量的主存储器装置和相
同数量的预留存储器装置。主存储器装置可以与例如构成主数据区域的存储器装置相对应。同时，预留存储器装置可以与例如构成预留区域的存储器装置相对应。
105.在一个实施例中，可以为每个通道配置相同数量的通路，从而允许高效执行存储器装置的管理。例如，当为每个通道配置相同数量的通路时，存储器控制器200可以通过针对通道交替地分配工作负载(例如，写入操作)来有效地使用通道。当以不同数量的通路配置通道时，每个通道联接的存储器装置的数量可能彼此不同。因此，当存储器控制器200针对通道分配工作负载时，可能经常发生在工作负载集中在一个或多个通道上的同时一个或多个其他通道处于空闲状态的情况。因此，通道使用效率低下。
106.然而，可能会发生基于成本或设计要求针对通道联接不同数量的构成预留区域的预留存储器装置的情况。尽管可以为每个通道联接相同数量的主存储器装置，但是针对通道联接的所有存储器装置的数量可以彼此不同。
107.根据一个实施例，如图7的存储区域51所示，可以为每个通道联接相同数量的主存储器装置，例如，四个主存储器装置100a至100d通过第一通道ch1联接，四个主存储器装置100e至100h通过第二通道ch2联接。然而，根据一个实施例，可以针对存储装置51中的通道联接不同数量的预备或预留存储器装置。在图7中，没有预留存储器装置通过第一通道ch1联接，并且两个预留存储器装置101a和101b通过第二通道ch2联接。
108.根据一个实施例，在存储装置51中，存储器控制器200可以通过多个通道ch1和ch2联接到存储器装置100a至100h、101a和101b。在实施例中，针对通道ch1和ch2联接的存储器装置的数量可以彼此不同。在示例中，针对通道ch1和ch2联接的预留存储器装置101a和101b的数量可以彼此不同。同时，针对通道ch1和ch2联接的主存储器装置100a至100h的数量可以相同。
109.根据一个实施例，存储装置51的存储器控制器200可以通过多个通道ch1和ch2监控存储器装置100a至100h、101a和101b的存储器状态。当存储器控制器200确定将对存储器装置中的任意一个执行写入操作时，存储器控制器200可以基于存储器状态(通过多个通道ch1和ch2在存储器装置100a至100h、101a和101b之中)选择待执行写入操作的存储器装置。例如，当存储器状态是第一状态时，存储器控制器200可以选择主存储器装置100a至100h中的任意一个，并且可以生成用于允许所选择的存储器装置执行写入操作的编程命令。当存储器状态是第二状态时，存储器控制器200可以选择主存储器装置100a至100h以及预留存储器装置101a和101b中的任意一个，并且可以生成用于允许所选择的存储器装置执行写入操作的编程命令。
110.当用作选择存储器装置的参考时，在实施例之中的存储器状态可以不同。在一个实施例中，存储器状态可以是主存储器装置100a至100h中的存储块之中的空闲块的数量n
fb
。在另一实施例中，存储器状态可以是多个存储器装置100a至100h、101a和101b中存储的所有有效数据d
vld
的大小。在另一实施例中，存储器状态可以是主存储器装置100a至100h中的存储块的代表擦除
‑
写入(e/w)值c
ew
。代表e/w值c
ew
可以是主存储器装置100a至100h中包括的存储块中的每一个的e/w计数值的代表值。
111.e/w计数值可以是表示特定存储块已经进行过多少次擦除操作和数据写入操作(例如，在生产了存储装置之后的擦除
‑
写入周期)的值。可以针对每个存储块对e/w计数值进行计数。
112.在实施例中，代表e/w值c
ew
可以被不同地确定。在一个示例中，代表e/w值c
ew
可以是主存储器装置100a至100h中的存储块中的每一个的e/w计数值之中的最大值。在另一示例中，代表e/w值c
ew
可以是主存储器装置100a至100h中的存储块中的每一个的e/w计数值的平均值。在另一示例中，代表e/w值c
ew
可以是主存储器装置100a至100h中的存储块中的每一个的e/w计数值的中位值。在另一实施例中，代表e/w值c
ew
可以是主存储器装置100a至100h中的存储块中的每一个的e/w计数值之中的最小值。
113.根据实施例，存储器控制器200可以基于存储器状态，仅在主存储器装置100a至100h之中选择待执行写入操作的存储器装置，或者可以在主存储器装置100a至100h以及预留存储器装置101a和101b之中选择待执行写入操作的存储器装置。因此，在针对通道联接不同数量的通路的结构下，可以尽可能有效地使用通道。
114.图8是示出根据实施例的存储器控制器200的框图。参照图8，存储器控制器200可以包括存储器状态监控器210和写入操作控制器230。存储器状态监控器210可以监控存储装置51中的多个存储器装置100a至100h、101a和101b的当前状态。存储器状态监控器210可以基于监控结果来生成存储器状态信息inf
ms
，并且将存储器状态信息inf
ms
传送到写入操作控制器230。
115.存储器状态信息inf
ms
可以用作用于选择待执行写入操作的存储器装置的参考。在一些实施例中，可以不同地确定存储器状态信息inf
ms
。在一个实施例中，存储器状态信息inf
ms
可以是表示主存储器装置100a至100h中的存储块之中的空闲块的数量n
fb
的信息。在另一实施例中，存储器状态信息inf
ms
可以是表示多个存储器装置100a至100h、101a和101b中存储的所有有效数据d
vld
的大小的信息。在另一实施例中，存储器状态信息inf
ms
可以是表示主存储器装置100a至100h中的存储块的e/w计数值c
ew
的代表值的信息。
116.写入操作控制器230可以控制存储装置中的多个存储器装置100a至100h、101a和101b的写入操作。例如，写入操作控制器230可以基于从存储器状态监控器210接收的存储器状态信息inf
ms
来确定待执行写入操作的存储器装置。而且，写入操作控制器230可以将编程命令cmd
pgm
传送到所确定的存储器装置。在一个实施例中，写入操作控制器230可以将编程数据传送到存储器装置，其中编程命令cmd
pgm
被传送到该存储器装置。接收编程命令cmd
pgm
和编程数据的存储器装置可以执行编程操作。
117.图9是示出图8所示的写入操作控制器210的实施例的框图。参照图9，写入操作控制器230可以包括写入位置确定器231、命令生成器233和映射数据存储装置235。写入位置确定器231可以从存储器状态监控器210接收存储器状态信息inf
ms
，并且可以从映射数据存储装置235接收映射数据data
mp
。映射数据data
mp
可以包括表示存储装置51中的多个存储器装置100a至100h、101a和101b中存储的数据的逻辑地址
‑
物理地址映射关系的数据。
118.在一个实施例中，映射数据data
mp
可以包括关于存储装置51中的多个存储器装置100a至100h、101a和101b中的存储块之中的空闲块或开放块的数据。空闲块可以与在擦除操作之后尚未存储数据的存储块相对应。开放块可以与已经在某个空间中存储数据而尚未在其他空间中存储数据的存储块相对应。写入位置确定器231可以基于存储器状态信息inf
ms
和映射数据data
mp
来确定待存储数据的位置。
119.例如，写入位置确定器231可以基于存储器状态信息inf
ms
，确定待将数据编程到多个存储器装置100a至100h、101a和101b之中的哪个存储器装置。而且，写入位置确定器231
可以确定待将数据编程到所确定的存储器装置中的多个存储块之中的哪个存储块。写入位置确定器231可以生成地址信息inf
addr
，该地址信息infa
ddr
包括关于所确定的存储器装置和所确定的存储块的数据。所生成的地址信息inf
addr
可以被传送到命令生成器233。
120.命令生成器233可以基于所接收的地址信息inf
addr
来生成编程命令cmd
pgm
。所生成的编程命令cmd
pgm
可以被传送到与地址信息inf
addr
相对应的存储器装置。在此过程中，编程数据可以与编程命令cmd
pgm
一起被传送到存储器装置。接收编程命令cmd
pgm
和编程数据的存储器装置可以执行编程操作。
121.命令生成器233可以将编程命令cmd
pgm
传送到存储器装置，并且可以将与其相对应的映射更新数据dat
mu
传送到映射数据存储装置235。因为数据将被写入到多个存储器装置100a至100h、101a和101b之中的任意一个存储器装置，所以可以更新与该数据相关联的逻辑地址
‑
物理地址映射关系。映射数据存储装置235可以通过接收映射更新数据dat
mu
来更新映射数据。
122.根据一个实施例，在存储器控制器200中，写入位置确定器231基于存储器状态信息inf
ms
，可以仅在主存储器装置100a至100h之中选择待执行写入操作的存储器装置，或者可以在主存储器装置100a至100h以及预留存储器装置101a和101b之中选择待执行写入操作的存储器装置。因此，在针对通道联接不同数量的通路的结构下，可以尽可能有效地使用通道。
123.图10是示出根据实施例的存储器控制器200的操作方法的流程图。参照图10，该操作方法可以包括：在s110，确定将对包括第一存储器装置100a至100h以及第二存储器装置101a和101b的多个存储器装置100a至100h、101a和101b中的任意一个执行写入操作。在s130，基于多个存储器装置100a至100h、101a和101b的存储器状态，执行在第一存储器装置100a至100h以及第二存储器装置101a和101b之中选择待执行写入操作的存储器装置的操作。在s150，执行生成用于控制所选择的存储器装置执行写入操作的编程命令cmd
pgm
的操作。
124.在s110，存储器控制器200可以确定将对存储装置51中的存储器装置100a至100h、101a和101b中的任意一个执行写入操作。可以基于从主机300接收的写入请求来生成该写入确定。例如，当主机300将写入数据和写入请求传送到存储装置51时，存储器控制器200可以确定将执行将接收到的写入数据写入到存储器装置100a至100h、101a和101b中的任意一个的操作。可以响应于来自主机300的写入请求来执行操作s110。
125.可以在存储装置51中内部生成根据s110的写入确定，而与来自主机300的任何请求无关。例如，可以通过存储器控制器200的确定来执行垃圾收集操作、损耗均衡操作、数据清除操作等，而与来自主机300的任何请求无关。垃圾收集操作、损耗均衡操作、数据清除操作等可以包括例如将数据写入到存储器装置100a至100h、101a和101b的操作。因此，为了保持和修复存储装置51中存储的数据或保持存储装置51中的存储器装置100a至100h、101a和101b的性能，存储器控制器200可以确定数据将被写入存储器装置100a至100h、101a和101b中的任意一个，而与来自主机300的任何请求无关。
126.在s130中，基于多个存储器装置100a至100h、101a和101b的存储器状态，存储器控制器200可以在第一存储器装置100a至100h以及第二存储器装置101a和101b之中选择待执行写入操作的存储器装置。在s130中，写入操作控制器230可以从存储器状态监控器210接
收存储器状态信息inf
ms
，并且基于存储器状态信息inf
ms
来选择待执行写入操作的存储器装置。根据存储器控制器200的操作方法的一个实施例，基于存储器状态信息inf
ms
，写入操作控制器230仅在主存储器装置100a至100h之中选择待执行写入操作的存储器装置，或者在主存储器装置100a至100h以及预留存储器装置101a和101b之中选择待执行写入操作的存储器装置。因此，在针对通道联接不同数量的通路的结构下，可以尽可能有效地使用通道。将参照图11、图14和图15描述s130的各个实施例。
127.在s150中，存储器控制器200的写入操作控制器230可以将编程命令和编程数据传送到所选择的存储器装置。接收编程命令和编程数据的存储器装置可以对相应的数据执行写入操作。
128.图11是示出图10所示的操作s130的实施例的流程图。参照图11，在s131中，写入位置确定器231可以参考第一存储器装置100a至100h中的存储块之中的空闲块的数量n
fb
。空闲块的数量n
fb
可以是从存储器状态监控器210接收的存储器状态信息inf
ms
。在s133中，写入位置确定器231可以确定接收到的空闲块的数量n
fb
是否小于预定的第一阈值n
th
。
129.当空闲块的数量n
fb
小于第一阈值n
th
时(例如，s133，是)，写入位置确定器231可以在第一存储器装置100a至100h以及第二存储器装置101a和101b之中选择包括空闲块的存储器装置(s135)。
130.当空闲块的数量n
fb
大于或等于第一阈值n
th
时(例如，s133，否)，写入位置确定器231可以在第一存储器装置100a至100h之中选择包括空闲块的存储器装置(s137)。
131.当空闲块的数量n
fb
大于或等于第一阈值n
th
时，这可以指示剩余相对较大数量的与主数据区域相对应的空闲块。因此，可以通过选择构成主数据区域的第一存储器装置100a至100h中的任意一个来执行写入操作，而不使用预留空间区域。
132.当空闲块的数量n
fb
小于第一阈值n
th
时，这可以指示剩余相对较少数量的与主数据区域相对应的空闲块。因此，除了第一存储器装置100a至100h之外，构成预留空间区域的第二存储器装置101a和101b还可以被选择作为待执行写入操作的存储器装置。
133.根据图11所示的实施例，在针对通道联接不同数量的预留存储器装置的存储装置中，当在主数据区域中剩余足够数量的空闲块时，对与主数据区域相对应的存储器装置执行写入操作。因此，预留存储器装置不用于写入操作，并且可以针对通道平均分配工作负载。因此，可以有效地使用通道，并且可以提高存储装置51的操作速度。
134.根据实施例，在针对通道联接不同数量的预留存储器装置的存储器装置中，当在主数据区域中没有剩余足够数量的空闲块时，不仅对与主数据区域相对应的存储器装置，而且还对与预留区域(例如，预留空间区域)相对应的存储器装置执行写入操作。因此，可以通过使用预留区域的存储空间来补充主数据区域的不足的存储空间。
135.图12a和图12b是示出根据一个或多个实施例的图10和图11所示的存储器控制器的操作方法的示图。
136.图12a示出用于在空闲块的数量n
fb
大于或等于第一阈值n
th
时选择用于写入操作的存储器装置的方法。如图12a所示，当空闲块的数量n
fb
大于或等于第一阈值n
th
(n
fb
≥n
th
)时，存储器控制器200可以将编程命令cmd
pgm
传送到构成第一数据区域105的存储器装置100a至100h中的任意一个。在空闲块的数量n
fb
大于或等于第一阈值n
th
的情况下，存储器控制器200可以将编程命令仅传送到构成第一数据区域105的存储器装置100a至100h。由于第
一通道ch1和第二通道ch2中的每一个都联接到四个主存储器装置100a至100h，所以可以将来自存储器控制器200的工作负载平均分配给第一通道ch1和第二通道ch2。
137.图12b示出用于在空闲块的数量n
fb
小于第一阈值n
th
时选择用于写入操作的存储器装置的方法。如图12b所示，当空闲块的数量n
fb
小于第一阈值n
th
(n
fb
＜n
th
)时，存储器控制器200可以将编程命令cmd
pgm
传送到构成第一数据区域105的存储器装置100a至100h以及构成第二数据区域107的存储器装置101a和101b中的任意一个。当空闲块的数量n
fb
小于第一阈值n
th
时，存器储控制器200可以将编程命令传送到构成第一数据区域105和第二数据区域107的存储器装置100a至100h、101a和101b。
138.由于第一通道ch1联接到四个主存储器装置100a至100d，第二通道ch2联接到四个主存储器装置100e至100h以及两个预留存储器装置101a和101b，与第一通道ch1相比，可以将来自存储器控制器200的工作负载进一步添加到第二通道ch2。然而，可以将工作负载平均分配给第一通道ch1和第二通道ch2。当空闲块的数量n
fb
小于第一阈值n
th
(n
fb
＜n
th
)时，这可以指示属于主数据区域105的空闲块的数量不足，因此，与预留区域107(例如，预留空间区域)相对应的存储器装置101a和101b也用于数据写入。因此，可以有效地使用存储装置51中的所有存储块。
139.图13是示出用于开始垃圾收集操作的方法的实施例的流程图。参照图13，首先，存储器控制器200可以监控第一存储器装置100a至100h中包括的存储块之中的空闲块的数量n
fb
(s210)。存储器控制器200可以确定空闲块的数量n
fb
是否小于预定的第二阈值n
gb
(s230)。
140.当空闲块的数量n
fb
小于预定的第二阈值n
gb
时(例如，s230，是)，可以对存储装置51中的多个存储器装置100a至100h、101a和101b执行垃圾收集操作(s250)。可以以如下方式执行垃圾收集操作：在空闲块中传送和存储存储块(例如，存储装置中的存储块之中的有效页面数量等于或小于特定比率的牺牲存储块)的有效数据，然后使牺牲存储块中存储的有效数据无效。同时，垃圾收集操作可以包括擦除牺牲存储块的操作。
141.当空闲块的数量n
fb
大于或等于预定的第二阈值n
gb
时(例如，s230，否)，不执行垃圾收集操作并且可以重复地执行监控操作s210。
142.在实施例中，在图11所示的操作方法中用作操作s133的确定基准的第一阈值n
th
和在图13所示的操作方法中用作操作s230的确定基准的第二阈值n
gb
可以是彼此不同的值。可以分开地执行是否将仅对第一存储器装置或者对第一存储器装置和第二存储器装置执行写入操作的确定s133与是否将执行垃圾收集操作的确定s230。
143.在一个实施例中，在图11所示的操作方法中用作操作s133的确定基准的第一阈值n
th
和在图13所示的操作方法中用作操作s230的确定基准的第二阈值n
gb
可以是相同的值。可以基本相同地执行是否将仅对第一存储器装置或者对第一存储器装置和第二存储器装置执行写入操作的确定s133与是否将执行垃圾收集操作的确定s230。
144.例如，当空闲块的数量n
fb
大于或等于第一阈值或第二阈值(n
th
＝n
gb
)时(例如，s133或s230，否)，存储器控制器200可以允许仅对第一存储器装置100a至100h执行写入操作，且不执行垃圾收集操作。
145.当空闲块的数量n
fb
小于第一阈值或第二阈值(n
th
＝n
gb
)时(例如，s133或s230，是)，存储器控制器200可以开始执行垃圾收集操作，并允许对所有第一存储器装置100a至
100h、第二存储器装置101a和101b执行写入操作。
146.图14是示出图10所示的操作s130的另一实施例的流程图。参照图14，在s132中，写入位置确定器231可以参考多个存储器装置100a至100h、101a和101b中存储的所有有效数据的大小d
vld
。有效数据的大小d
vld
可以是从存储器状态监控器210接收的存储器状态信息inf
ms
。在s134中，写入位置确定器231可以确定所接收的有效数据的大小d
vld
是否大于预定的第三阈值d
th
。
147.当有效数据的大小d
vld
大于预定的第三阈值d
th
时(例如，s134，是)，写入位置确定器231可以在第一存储器装置100a至100h以及第二存储器装置101a和101b之中选择包括空闲块的存储器装置(s136)。
148.当有效数据的大小d
vld
小于或等于预定的第三阈值d
th
时(例如，s134，否)，写入位置确定器231可以在第一存储器装置100a至100h之中选择包括空闲块的存储器装置(s138)。
149.当有效数据的大小d
vld
小于或等于预定的第三阈值d
th
时，这可以指示剩余与主数据区域相对应的大量的额外空间。因此，可以通过选择构成主数据区域的第一存储器装置100a至100h中的任意一个来执行写入操作，而不使用预留空间区域。
150.当有效数据的大小d
vld
大于预定的第三阈值d
th
时，这可以指示剩余与主数据区域相对应的少量的额外空间。因此，构成预留空间区域的第二存储器装置101a和101b还可以被选择作为待执行写入操作的存储器装置。
151.根据图14所示的实施例，在针对通道联接不同数量的预留存储器装置的存储装置中，当在主数据区域中剩余足够的额外空间时，可以对与主数据区域相对应的存储器装置执行写入操作。因此，在写入操作中不使用预留存储器装置，并且可以针对通道平均分配工作负载。因此，可以有效地使用通道，并且可以提高存储装置51的操作速度。
152.根据一个实施例，在针对通道联接不同数量的预留存储器装置的存储装置中，当在主数据区域中没有剩余足够的额外空间时，不仅对与主数据区域相对应的存储器装置执行写入操作，而且还对与预留区域(例如，预留空间区域)相对应的存储器装置执行写入操作。因此，可以通过使用预留区域的存储空间来补充主数据区域的不足的存储空间。
153.图15是示出图10所示的操作s130的另一实施例的流程图。参照图15，在s141中，写入位置确定器231可以参考第一存储器装置中的存储块的代表e/w值c
ew
。如上所述，代表e/w值c
ew
可以被不同地确定。在示例中，代表e/w值c
ew
可以是主存储器装置100a至100h中的存储块中的每一个的e/w计数值之中的最大值。在另一示例中，代表e/w值c
ew
可以是主存储器装置100a至100h中的存储块中的每一个的e/w计数值的平均值。在另一示例中，代表e/w值c
ew
可以是主存储器装置100a至100h中的存储块中的每一个的e/w计数值的中位值。在另一实施例中，代表e/w值c
ew
可以是主存储器装置100a至100h中的存储块中的每一个的e/w计数值之中的最小值。
154.当代表e/w值c
ew
大于预定的第四阈值c
th
时(例如，s143，是)，写入位置确定器231可以在第一存储器装置100a至100h以及第二存储器装置101a和101b之中选择包括空闲块的存储器装置(s145)。
155.当代表e/w值c
ew
小于或等于预定的第四阈值c
th
时(s143，否)，写入位置确定器231可以在第一存储器装置100a至100h之中选择包括空闲块的存储器装置(s147)。
156.当代表e/w值c
ew
小于或等于预定的第四阈值c
th
时，这可以指示在生产了存储装置51之后尚未执行较大数量的写入操作或擦除操作。这对应于存储装置51的整体产品寿命(eol:end
‑
of
‑
life)的初始时段。因此，可以通过选择构成主数据区域的第一存储器装置100a至100h中的任意一个来执行写入操作。
157.当代表e/w值c
ew
大于预定的第四阈值c
th
时，这可以指示在生产了存储装置51之后已经执行相对较大数量的写入操作或擦除操作。这对应于存储装置51的eol的中间或最后时段。因此，构成预留空间区域的第二存储器装置101a和101b还可以被选择作为待执行写入操作的存储器装置。
158.根据图15所示的实施例，当用通道联接存储装置中的不同数量的预留存储器装置时，可以在eol的初始时段中对与主数据区域相对应的存储器装置执行写入操作。因此，预留存储器装置可以不用于写入操作，并且可以针对通道平均分配工作负载。因此，可以有效地使用通道，并且可以提高存储装置51的操作速度。
159.根据实施例，当用通道联接存储装置中的不同数量的预留存储器装置时，在存储装置51的eol的中间或最后时段中，不仅可以对与主数据区域相对应的存储器装置，而且可以对与预留区域(例如，预留空间区域)相对应的存储器装置执行写入操作。因此，可以利用第二存储器装置101a和101b补充第一存储器装置100a至100h的执行以提高性能，否则该执行将劣化。
160.图16是示出存储装置52的另一实施例的示图，存储装置52可以包括存储器控制器200以及多个存储器装置102a至102h和103a至103c。例如，可以将存储器控制器200包括在具有与通道ch1和ch2相对应的输出的芯片中，或者可以将该输出联接到在芯片或其他电路内部执行存储器控制器的功能的逻辑。
161.多个存储器装置102a至102h和103a至103c可以被布置在第一数据区域106和第二数据区域108中。在一个实施例中，第一存储器装置102a至102h可以在第一数据区域106中，第二存储器装置103a至103c可以在第二数据区域108中。此外，第一数据区域106(包括第一存储器装置102a至102h)可以是用于存储用户数据的主数据区域，第二数据区域108(包括第二存储器装置103a至103c)可以是不存储用户数据的预留区域。
162.如图16所示，存储装置52中相同数量的主存储器装置可以联接到通道ch1和ch2中的每一个。在该示例中，四个主存储器装置102a至102d联接到第一通道ch1，并且四个主存储器装置102e至102h联接到第二通道ch2。同时，可以将不同数量的预留存储器装置联接到通道。在图16所示的示例中，一个预留存储器装置103a联接到第一通道ch1，两个预留存储器装置103b和103c联接到第二通道ch2。另外，存储器装置102a至102d和103a可以分别通过第一至第五通路way1至way5联接到第一通道ch1，存储器装置102e至102h、103b和103c可以分别通过第六至第十一通路way6至way11联接到第二通道ch2。
163.当比较图7和图16时，在例如存储装置51或52的不同的存储装置实施例中，预留存储器装置的数量可以不同。而且，例如在存储装置51或52的不同的存储装置实施例中，可以针对通道联接不同数量的预留存储器装置。
164.根据本文描述的一个或多个实施例，可以将不同数量的预留存储器装置以多通道和多通路结构联接到各个通道。基于存储器状态，可以从主存储器装置100a至100h或102a至102h中，或者可以从主存储器装置100a至100h或102a至102h以及预留存储器装置101a和
101b或103a至103c中选择待执行写入操作的存储器装置。因此，当将不同数量的通路联接到不同通道时，可以尽可能有效地使用通道。
165.在图7和图16中示出了具有通过两个通道联接到存储器控制器的存储器装置的各个实施例。在其他实施例中，存储器装置可以通过多于两个的通道联接到存储器控制器。而且，在图7和图16中，四个主存储器装置被示出为联接到每个通道。在其他实施例中，可以将不同数量的存储器装置联接到每个通道。
166.图17是示出图1所示的存储器控制器的另一实施例的示图。参照图17，存储器控制器1000联接到主机和存储器装置，并且被配置为响应于来自主机的请求来访问一个或多个存储器装置。例如，存储器控制器1000可以被配置成控制存储器装置的读取操作、编程操作、擦除操作和后台操作。存储器控制器1000可以被配置成用作存储器装置与主机之间的接口，并且可以驱动用于控制(多个)存储器装置的固件。
167.存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误校正器1030、主机接口1040、缓冲器控制器1050、存储器接口1060和总线1070。总线1070可以被配置成在存储器控制器1000的组件之间提供通道。
168.处理器1010可以控制存储器控制器1000的总体操作并且可以执行逻辑运算。处理器1010可以通过主机接口1040与外部主机通信，并且可以通过存储器接口1060与存储器装置通信。而且，处理器1010可以通过缓冲器控制器1050与存储器缓冲器1020通信。处理器1010可以使用存储器缓冲器1020作为工作存储器、高速缓存存储器或缓冲存储器来控制存储装置的操作。
169.处理器1010可以起到将逻辑块地址(lba)转换成相应的物理块地址(pba)的闪存转换层(ftl)的作用。例如，ftl可以使用映射表将lpa转换为相应的pba。ftl可以使用几种地址映射方法，该方法可以使用一个或多个映射单元。可以使用的地址映射方法的示例包括页面映射方法、块映射方法和混合映射方法。
170.在一个实施例中，处理器1010可以被配置成使来自主机的数据随机化。例如，处理器1010可以使用随机化种子来使来自主机的数据随机化。然后，经随机化的数据可以用作待存储到存储器装置并被编程在存储器单元阵列中的数据。处理器1010可以通过驱动软件或固件来执行随机化和去随机化。
171.可以将存储器缓冲器1020用作处理器1010的工作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010运行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据，并且可以是例如静态ram(sram)或动态ram(dram)。
172.错误校正器1030可以执行错误校正码(ecc)操作。例如，错误校正器1030可以对待通过存储器接口1060而被写入存储器装置的数据执行ecc编码。经ecc编码的数据可以通过存储器接口1060传送到存储器装置。错误校正器1030可以对通过存储器接口1060从存储器装置接收的数据执行ecc解码。在示例中，错误校正器1030可以作为存储器接口1060的组件被包括在存储器接口1060中。
173.主机接口1040可以在处理器1010的控制下与外部主机通信，并且可以使用各种通信方法、协议或接口中的至少一种与主机通信。示例包括：通用串行总线(usb)、串行at附件(sata)、高速芯片间(hsic)、小型计算机系统接口(scsi)、火线、外围组件互连(pci)、高速pci(pcie)、高速非易失性存储器(nvme)、通用闪存(ufs)、安全数字(sd)、多媒体卡(mmc)、
嵌入式mmc(emmc)、双列直插式存储器模块(dimm)、寄存式dimm(rdimm)和低负载dimm(lrdimm)。
174.缓冲器控制器1050被配置为在处理器1010的控制下控制存储器缓冲器1020。
175.存储器接口1060可以在处理器1010的控制下与存储器装置通信，并且可以通过一个或多个通道与存储器装置通信命令、地址和数据。
176.存储器状态监控器210和写入操作控制器230(例如，图8所示)可以利用例如如图17所示的处理器1010和存储器缓冲器1020来实施。写入位置确定器231和命令生成器233(例如，如图9所示)可以利用图17所示的处理器1010来实施。另外，映射数据存储装置235(例如，如图9所示)可以利用图17所示的存储器缓冲器1020来实施。
177.在示例中，处理器1010可以使用存储器控制器1000中的非易失性存储器装置(例如，只读存储器(rom))中存储的代码来控制存储器控制器1000的操作。在另一示例中，处理器1010可以通过存储器接口1060从存储器装置加载代码。
178.在示例中，存储器控制器1000的总线1070可以被划分为控制总线和数据总线。数据总线可以被配置为在存储器控制器1000中传输数据。控制总线可以被配置为在存储器控制器1000中传输诸如命令和地址的控制信息。数据总线和控制总线可以彼此分离，并且在一个实施例中可以不相互干扰或影响。数据总线可以联接到主机接口1040、缓冲器控制器1050、错误校正器1030和存储器接口1060。控制总线可以联接到主机接口1040、处理器1010、缓冲器控制器1050、存储器缓冲器1020和存储器接口1060。
179.图18是示出包括主机3100和ssd 3200的固态驱动器(ssd)系统3000的实施例的框图。ssd 3200通过信号连接器3001与主机3100交换信号sig，并且通过电源连接器3002接收电力pwr。ssd3200包括ssd控制器3210、多个闪速存储器3221至322n、辅助电源3230和缓冲存储器3240。在一个实施例中，ssd控制器3210可以用作存储器控制器(例如，图1所示的200)。
180.ssd控制器3210可以响应于来自主机3100的信号sig来控制多个闪速存储器3221至322n。在示例中，信号sig可以是基于主机3100和ssd 3200之间的接口的信号。信号sig可以通过至少一种接口来定义，该至少一种接口的示例包括：通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围组件互连(pci)、高速pci(pcie)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、小型计算机系统接口(scsi)、增强型小型磁盘接口(esdi)、电子集成驱动器(ide)、火线、通用闪存(ufs)、wi
‑
fi、蓝牙和nvme。
181.闪速存储器3221至322n中的每一个可以配置有如图2所示的存储器装置100，并且可以联接到多个通道ch1、ch2、
……
、和chn。例如，闪速存储器3221至322n可以以如图7或图16中的多通道和多通路结构联接到ssd控制器3210。
182.辅助电源3230通过电源连接器3002联接到主机3100。当来自主机3100的电力供应不符合预定或期望的模式(例如，不平稳)时，辅助电源3230可以提供ssd 3200的电力。辅助电源3230可以位于ssd 3200内部或外部。在一个实施例中，辅助电源3230可以位于主板上，并且可以向ssd 3200提供辅助电力。
183.缓冲存储器3240可以用作ssd 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100和/或多个闪存3221至322n接收的数据，并且/或者可以临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括一个或多个诸如dram、
sdram、ddr sdram、lpddr sdram和gram的易失性存储器或诸如fram、reram、stt
‑
mram和pram的非易失性存储器。
184.图19是示出用户系统的实施例的框图，该用户系统可以包括本文中所描述的存储装置的任意实施例。参照图19，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。应用处理器4100可以驱动包括在用户系统4000中的组件、操作系统(os)、用户程序等。在示例中，应用处理器4100可以包括一个或多个控制器，用于控制用户系统4000中的组件、接口、图形引擎等。应用处理器4100可以被设置为片上系统(soc)。
185.存储器模块4200可以用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器。例如，存储器模块4200可以包括诸如dram、sdram、ddr sdram、ddr2 sdrm、ddr3sdram、lpddr sdram、lpddr2 sdram和lpddr3 sdram的易失性随机存取存储器或诸如pram、reram、mram和fram的非易失性随机存取存储器。在示例中，应用处理器4100和存储器模块4200可以通过基于堆叠封装(pop)进行封装而被设置为单个半导体封装。
186.网络模块4300可以与外部装置通信。在示例中，网络模块4300可以支持无线通信。示例包括：码分多址(cdma)、全球移动通信系统(gsm)、宽带cdma(wcdma)、cdma
‑
2000、时分多址(tdma)、长期演进(lte)、wimax、wlan、uwb、蓝牙和wi
‑
fi。在示例中，网络模块4300可以在应用处理器4100中。
187.存储模块4400可以存储例如来自应用处理器4100的数据。在一个实施例中，存储模块4400可以将其中存储的数据传输到应用处理器4100。在示例中，存储模块4400可以利用非易失性半导体存储器装置来实施。示例包括相变ram(pram)、磁性ram(mram)、电阻式ram(rram)、nand闪存、nor闪存或具有三维结构的nand闪存。在示例中，存储模块4400可以被设置为可移动驱动器，诸如用户系统4000的存储卡或外部驱动器。
188.在示例中，存储模块4400可以包括多个非易失性存储器装置，该多个非易失性存储器装置可以以参照图2描述的存储器装置的方式操作。存储模块4400可以以参照图1、图7或图16描述的存储装置的方式操作。存储模块4400中的多个非易失性存储器装置可以例如以参照图7或图16描述的多通道和多通路结构联接到应用处理器4100。
189.用户接口4500可以包括用于将数据或命令输入到应用处理器4100和/或用于将数据输出到外部装置的接口。用户接口4500的示例包括：键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括用户输出接口，诸如液晶显示器(lcd)、有机发光二极管(oled)显示装置、有源矩阵oled(amoled)显示装置、led、扬声器和监控器。
190.根据前述实施例中的一个或多个，存储器控制器能够以多通道和多通路结构有效地执行数据存储操作。还提供了包括这种存储器控制器的存储装置。
191.虽然已经参考本公开的实施例示出并描述了本公开，但是本领域技术人员将理解的是，在不脱离如所附权利要求书及其等同方案所限定的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。因此，本公开的范围不应限于上述实施例，而是应当不仅由所附权利要求书、而且由其等同方案确定。
192.在上述实施例中，可以选择性地执行所有步骤或者可以省略部分步骤。在每个实施例中，不一定按照所描述的顺序执行操作，并且可重新布置这些操作。在本说明书和附图
中公开的实施例仅是为了便于理解本公开的示例，而本公开不限于此。也就是说，对于本领域技术人员应显而易见的是，可以基于本公开的技术范围进行各种修改。
193.同时，已经在附图和说明书中描述了本公开的各种实施例。尽管这里使用了特定术语，但这些术语仅用于解释本公开的实施例。因此，本公开不限于上述实施例，在本公开的精神和范围内可以有许多变化。对于本领域技术人员应显而易见的是，除了本文所公开的实施例之外，还可以基于本公开的技术范围进行各种修改。这些实施例可以组合以形成另外的实施例。