一种基于异步FIFO芯片的处理电路的制作方法

一种基于异步fifo芯片的处理电路
技术领域
1.本实用新型涉及一种异步fifo芯片电路，更具体地说，它涉及一种基于异步fifo 芯片的处理电路。


背景技术：

2.fifo，即先进先出队列。异步fifo由于读写地址置于2个不同时钟域，所以具有读写地址无法同步控制这一特性。在重力或惯性传感器，以及相关组合传感器系统应用的电路中，需要采集较大的数据量，因此存在软件通信时间长、主机功耗大和无法采集连续的数据等问题。由于传感器芯片的工作状态和采样率未知，并且传感器数据更新频率会随着应用场景而变化，因而无法确定写数据一侧填入数据的频率，另外一个方面，读数据一侧因为是直接与主机通信受软件控制，对于读数据的时间和频率也无法预测。
3.结合以上原因，如何解决上述不确定性、主机功耗和采集连续的数据正是本技术所考虑的问题所在。


技术实现要素：

4.根据本实用新型提供一种基于异步fifo芯片的处理电路，该异步fifo具有不同的工作模式，适应了传感器特定的使用要求，以及节约并优化了芯片内部地址空间分配从而降低了主机的供功耗。
5.为实现上述目的，本实用新型提供了如下技术方案：
6.一种基于异步fifo芯片的处理电路，其包括有读操作同步单元、有效帧数计算单元、读写地址产生单元和随机存储器ram。
7.读操作同步单元连接至有效帧数计算单元，有效帧数计算单元连接至读写地址产生单元，读写地址产生单元连接至随机存储器ram。
8.读操作同步单元用于监视外部总线的读操作。
9.有效帧数计算单元用于计算有效帧数。
10.读写地址产生单元用于产生读写的地址并将数据写入随机存储器ram。
11.随机存储器ram用于储存数据。
12.综上，本实用新型具有以下有益效果：该基于异步fifo芯片的处理电路设计成具有不同的工作模式，适应了传感器特定的使用要求，一个是写数据侧的工作状态未知，同样地，读数据一侧因为是直接与主机通信并受软件控制，对于读数据的时间和频率也无法预测，灵活的工作模式适应了这种需求。
附图说明
13.图1为一种基于异步fifo芯片的处理电路结构示意图；
14.图2为模式转换单元结构示意图；
15.图3为fifo模式工作示意图；
16.图4为stream模式工作示意图；
17.图5为bypass模式工作示意图；
18.图6为读取x,y,z三个轴的数据时序图示意图；
19.图7为读取x,y,z三个轴中任一轴的数据时序图示意图。
20.附图标记：1、读操作同步单元；2、有效帧数计算单元；3、读写地址产生单元； 4、随机存储器ram；5、写时钟模块；6、读时钟模块；7、模式转换单元。
具体实施方式
21.下面结合附图和实施例，对本实用新型进一步详细说明。其中相同的零部件用相同的附图标记表示。需要说明的是，下面描述中使用的词语“前”、“后”、“左”、“右”、“上”和“下”指的是附图中的方向，词语“底面”和“顶面”、“内”和“外”分别指的是朝向或远离特定部件几何中心的方向。
22.如图1所示，一种基于异步fifo芯片的处理电路，其包括有读操作同步单元1、有效帧数计算单元2、读写地址产生单元3和随机存储器ram4；读操作同步单元1连接至有效帧数计算单元2，有效帧数计算单元2连接至读写地址产生单元3，读写地址产生单元3连接至随机存储器ram4；读操作同步单元1用于监视外部总线的读操作；有效帧数计算单元2用于计算有效帧数；读写地址产生单元3用于产生读写的地址并将数据写入随机存储器ram4；随机存储器ram4用于储存数据。该基于异步fifo芯片的处理电路设计成具有不同的工作模式，适应了传感器特定的使用要求，一个是写数据侧的工作状态未知，同样地，读数据一侧因为是直接与主机通信并受软件控制，对于读数据的时间和频率也无法预测，灵活的工作模式适应了这种需求。
23.fifo芯片包括有写时钟模块5和读时钟模块6；写时钟模块5分别与读操作同步单元1、读写地址产生单元3和随机存储器ram4连接；读时钟模块6分别与读写地址产生单元3和随机存储器ram4连接。
24.写时钟模块5为fifo芯片的系统时钟，读时钟模块6为i2c接口或spi接口的时钟。通过i2c接口或spi接口的时钟连续进行的某一固定地址读动作能自动读取fifo上不同地址以及相同地址不同字节的数据，节约并优化了芯片内部地址空间分配。
25.随机存储器ram4包括读地址端、读数据端、写地址端和写数据端；读地址端、写地址端和写数据端分别连接至读写地址产生单元3，读数据端用于连接外部数据读取接口；读地址端用于读写地址产生单元3读取随机存储器ram4的地址；写地址端用于读写地址产生单元3在随机存储器ram4中写入地址；写数据端用于读写地址产生单元3在随机存储器ram4中写入数据。
26.如图2所示，还包括分别连接至读写地址产生单元3和随机存储器ram4的模式转换单元7，fifo芯片的工作模式包括fifo模式、stream模式和bypass模式，模式转换单元7用于控制fifo模式、stream模式和bypass模式之间相互转换。模式转换单元7 能便捷的转化fifo芯片的工作模式，通过改变读写地址产生单元3的读写操作状态和随机存储器ram4的深度得到fifo模式、stream模式和bypass模式，不同的工作模式可以应用于不同的场景。
27.如图3所示，fifo模式下在深度为32的fifo芯片中，当通过有效帧数计算模块判断fifo芯片为满状态后，读数据从随机存储器ram4的第一个单元开始读取，最后一个数据因
为已经稳定，也可以顺利读出，因而最大有效深度是32。图2中raddr读取的是第一个数据，数据读出的顺序是地址0，1，2，
…
31。
28.如图4所示，stream模式下在深度为32的fifo芯片中，在有效帧数计算模块判断 fifo芯片为满状态后，数据继续填入，并覆盖最先的数据，这个时候给出覆盖状态信息。因为fifo芯片的深度为32，其中一个地址单元正在进行数据写入，所以不能作为一个有效数据，有效地设计深度将是31。图4中raddr读取的是第一个数据，由于地址2处于写操作中，因而其中的数据此时刻无法读取。以图3中读写地址为例，数据读出的顺序是地址3，4，5
…
31,0,1。
29.如图5所示，bypass模式的深度为1。这种模式相当于深度为1的stream工作模式。 bypass模式的另外一个作用是进行模式复位适用，在fifo模式或者stream模式下，写入bypass模式并立即切换到所需模式，可以实现fifo模式或者stream模式的复位。
30.在随机存储器ram4的读数据端，通过连续读取某一个或数个固定地址，来实现 fifo芯片内部数据的连续读出，如图6时序图以对固定地址3f进行连续读取为例，图 5表示读取x,y,z三个轴的数据，每个轴的数据又分为msb和lsb2个字节，所以随机存储器ram4中的1个存储单元的完整帧是6个字节,当读取6个数据后，fifo芯片的读地址自动加1，当读取的数量不到6或者不是6的倍数时候，一个帧内未读的多余几个数将被丢弃，在下一次读取时，fifo芯片的读地址也将自动加1。以i2c接口或spi接口连续读取15个字节为例，前面12个字节把随机存储器ram4中的2个存储单元中的数据读出，后3个字节只读出了随机存储器ram4中的1个存储单元中的3个数据，下次读取的时候未读的数据将被丢弃，直接从下个存储单元开始读取。
31.图7表示仅读取x,y,z三个轴中任一轴的数据，每个轴的数据又分为msb和lsb，所以随机存储器ram4中的1个存储单元的完整帧是2个字节,当读取2个数据后，fifo 芯片的读地址自动加1，当读取的数量不到2或者不是2的倍数时候，未读的一个字节将被丢弃，在下一次读取时，fifo芯片的读地址也将自动加1。其中counter[2:0]的来源是spi接口或i2c接口，fifo_rdata是fifo芯片输出到spi接口或i2c接口中的读取数据。
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以上仅是本实用新型的优选实施方式，本实用新型的保护范围并不仅局限于上述实施例，凡属于本实用新型思路下的技术方案均属于本实用新型的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理前提下的若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。