碳化硅功率半导体器件和场效应晶体管的制作方法

1.本技术涉及半导体领域，特别是涉及一种碳化硅功率半导体器件和场效应晶体管。


背景技术：

2.第三代半导体碳化硅(sic)、氮化镓(gan)是宽禁带半导体材料其具有击穿电场强度高、热稳定性好且载流子饱和漂移速度高等优点，在高功率器件中具备应用优势。功率半导体器件常用于高电压、大电流、高温的工作环境中，在功率电子领域逐渐取代了传统硅(si)材料。但是，现有功率半导体器件开关损耗较大。


技术实现要素：

3.基于此，有必要针对上述技术问题提供一种碳化硅功率半导体器件和场效应晶体管。
4.一种碳化硅功率半导体器件，包括：
5.衬底；
6.多个间隔设置的栅极沟槽，形成于所述衬底的一侧；
7.每个所述栅极沟槽内设置第一栅极和第二栅极，所述第一栅极和所述第二栅极沿所述衬底延伸的方向排布，所述第一栅极为第一导电类型，所述第二栅极为第二导电类型；
8.每个所述栅极沟槽的内壁形成栅极氧化层，所述栅极氧化层位于所述栅极沟槽的内壁和所述第一栅极和所述第二栅极之间。
9.在一个实施例中，在沿着所述衬底延伸的方向，所述第一栅极的宽度小于等于所述第二栅极的宽度。
10.在一个实施例中，所述第一栅极的宽度在0.1μm到3μm之间，所述第二栅极的宽度在0.2μm到5μm之间。
11.在一个实施例中，还包括第二栅极延伸部，所述第二栅极延伸部位于所述栅极氧化层、所述第一栅极和所述第二栅极之间，所述第二栅极延伸部和所述第二栅极一体成型。
12.在一个实施例中，相邻的两个所述栅极沟槽之间形成层叠设置的源极区和主体区，所述主体区靠近所述衬底设置，所述第二栅极延伸部靠近所述衬底的表面与所述衬底表面之间的距离大于所述主体区靠近所述衬底的表面到所述衬底表面的距离。
13.在一个实施例中，在所述基底的延伸方向，所述多个间隔设置的栅极沟槽的同侧设置有屏蔽区，所述源极区和所述主体区位于所述屏蔽区和所述栅极沟槽之间，所述屏蔽区为第二导电类型，所述屏蔽区延伸到所述栅极沟道底部的部分覆盖部分所述栅极沟槽的底部。
14.在一个实施例中，还包括多个电流传播层，所述电流传播层为第一导电类型，每个所述电流传播层位于所述主体区远离所述源极区的一侧，所述电流传播层还位于与所述主体区和所述源极区相邻的所述屏蔽区和所述栅极沟槽之间。
15.在一个实施例中，所述电流传播层的掺杂浓度为5
×
10
16
cm
‑3‑2×
10
18
cm
‑3，厚度为0.1μm
‑
3μm。
16.一种金属氧化物半导体场效应晶体管，包括所述的碳化硅功率半导体器件。
17.一种绝缘栅双极型晶体管，包括所述的碳化硅功率半导体器件。
18.本技术实施例提供的所述碳化硅功率半导体器件包括衬底、多个间隔设置的栅极沟槽。所述多个间隔设置的栅极沟槽形成于所述衬底的一侧。每个所述栅极沟槽内设置第一栅极和第二栅极。所述第一栅极和所述第二栅极沿所述衬底延伸的方向排布。所述第一栅极为第一导电类型。所述第二栅极为第二导电类型。每个所述栅极沟槽的内壁形成栅极氧化层。所述栅极氧化层位于所述栅极沟槽的内壁和所述第一栅极和所述第二栅极之间。所述第一栅极和所述第二栅极形成所述pn结后，所述第二栅极会被所述第一栅极完全耗尽，形成空间电荷区。所述空间电荷区可以承受电压，相当于增加了所述栅极氧化层的厚度。所述栅极氧化层的厚度增加所以减少了栅极和屏蔽区之间的电容，进而减少了栅电荷，从而能够提高开关速率，降低开关损耗。
附图说明
19.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
20.图1为一实施例中提供的碳化硅功率半导体器件截面图；
21.图2为另一实施例中提供的碳化硅功率半导体器件截面图；
22.图3为另一实施例中提供的碳化硅功率半导体器件截面图。
23.附图标记说明：
24.碳化硅功率半导体器件10、衬底100、漏极电极110、漂移区120、源极电极130、栅极沟槽200、第一栅极210、第二栅极220、第二栅极延伸部222、栅极氧化层230、源极区310、主体区320、屏蔽区330、电流传播层340。
具体实施方式
25.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本技术的公开内容更加透彻全面。
26.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
27.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部
件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂类型可以为n型且第二掺杂类型可以为p型。
28.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
29.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
30.金属氧化物半导体场效应晶体管(mosfet)功率器件通常是指一种在衬底上形成的垂直结构器件。它通常包括：衬底以及在衬底上形成的外延层，该外延层充当正偏时漂移层并承担正向阻断状态时的阻断电压。垂直mosfet功率器件可以分为平面型器件和沟槽型器件，相比于平面型功率金属氧化物场效应晶体管，沟槽型功率器件因其减少了jfet区域从而降低了器件导通电阻。
31.请参见图1，本技术实施例提供一种碳化硅功率半导体器件10。所述碳化硅功率半导体器件10可以为沟槽型器件。所述碳化硅功率半导体器件10包括衬底100、多个间隔设置的栅极沟槽200。所述多个间隔设置的栅极沟槽200形成于所述衬底100的一侧。每个所述栅极沟槽200内设置第一栅极210和第二栅极220。所述第一栅极210和所述第二栅极220沿所述衬底100延伸的方向排布。所述第一栅极210为第一导电类型。所述第二栅极220为第二导电类型。每个所述栅极沟槽200的内壁形成栅极氧化层230。所述栅极氧化层230位于所述栅极沟槽200的内壁和所述第一栅极210和所述第二栅极220之间。
32.所述衬底100可以为第一导电类型重掺杂。所述衬底100和多个所述栅极沟槽200之间可以形成漂移区120。所述漂移区120可以为第一导电类型轻掺杂。也就是说，所述衬底100的掺杂浓度高于所述漂移区120的掺杂浓度。在一个实施例中，所述衬底100的掺杂浓度位于1
×
10
18
cm
‑3‑5×
10
19
cm
‑3范围内。所述漂移区120的掺杂浓度在1
×
10
15
cm
‑3‑5×
10
17
cm
‑3范围内。第一导电类型的所述漂移区120的厚度为2μm
‑
100μm。可以通过在衬底100上的外延形成所述漂移区120。所述衬底100的第二表面处形成器件漏极电极110。
33.多个所述栅极沟槽200可以沿着所述衬底100表面的延伸方向间隔设置。多个所述栅极沟槽200可以水平设置。所述栅极氧化层230可以由栅极氧化物构成。所述栅极氧化层
230形成于所述栅极沟槽200的内壁。在所述栅极氧化层230远离所述衬底100的表面可以在水平方向依次形成所述第一栅极210和所述第二栅极220。所述第一栅极210和所述第二栅极220的面积大小可以不同。
34.所述第一栅极210和所述第二栅极220构成pn结结构。所述第一栅极210和所述第二栅极220形成所述pn结后，所述第二栅极220会被所述第一栅极210完全耗尽，形成空间电荷区。所述空间电荷区可以承受电压，相当于增加了所述栅极氧化层230的厚度。所述栅极氧化层230的厚度增加所以减少栅极和屏蔽区330之间的电容，进而减少了栅电荷，从而能够提高开关速率，降低开关损耗。
35.本技术实施例提供的所述碳化硅功率半导体器件10包括衬底100、多个间隔设置的栅极沟槽200。所述多个间隔设置的栅极沟槽200形成于所述衬底100的一侧。每个所述栅极沟槽200内设置第一栅极210和第二栅极220。所述第一栅极210和所述第二栅极220沿所述衬底100延伸的方向排布。所述第一栅极210为第一导电类型。所述第二栅极220为第二导电类型。每个所述栅极沟槽200的内壁形成栅极氧化层230。所述栅极氧化层230位于所述栅极沟槽200的内壁和所述第一栅极210和所述第二栅极220之间。所述第一栅极210和所述第二栅极220形成所述pn结后，所述第二栅极220会被所述第一栅极210完全耗尽，形成空间电荷区。所述空间电荷区可以承受电压，相当于增加了所述栅极氧化层230的厚度。所述栅极氧化层230的厚度增加减少了栅极和屏蔽区330之间的电容，进而减少了栅电荷，从而能够提高开关速率，降低开关损耗。
36.所述栅极氧化层230可以由热氧化工艺形成，也可由热沉积形成。所述栅极氧化层230使所述第一栅极210和所述第二栅极220与所述碳化硅功率半导体器件10的其他部分不形成直接的电连接。所述栅极氧化层230的厚度可以为0.03μm
‑
0.3μm。
37.在一个实施例中，所述第一栅极210和所述第二栅极220可以通过低压化学气相沉积(lpcvd)和离子注入形成。具体来讲，可以先通过低压化学气相沉积形成第二导电类型的所述第二栅极220。通过离子注入形成第一导电类型的所述第一栅极210。也可以先通过低压化学气相沉积形成第一导电类型的所述第二栅极220。通过离子注入形成第二导电类型的所述第一栅极210。
38.在一个实施例中，所述栅极的沟槽深度可以在1μm
‑
3μm的范围内。在一个实施例中，在沿着所述衬底100延伸的方向，所述第一栅极210的宽度小于等于所述第二栅极220的宽度。也就是说，所述第一栅极210的宽度不大于所述第二栅极220的宽度。第二栅极220的宽度大有利于减少栅电荷，从而进一步提高开关速率，降低开关损耗。
39.在一个实施例中，所述第一栅极210的宽度在0.1μm到3μm之间，所述第二栅极220的宽度在0.2μm到5μm之间。在该范围内，所述第一栅极210和所述第二栅极220配合能够减少栅电荷，从而进一步提高开关速率，降低开关损耗。
40.请参见图2，在一个实施例中，所述碳化硅功率半导体器件10还包括第二栅极延伸部222。所述第二栅极延伸部222位于所述栅极氧化层230、所述第一栅极210和所述第二栅极220之间。所述第二栅极延伸部222和所述第二栅极220一体成型。也就是说，所述第二栅极延伸部222可以由所述第二栅极220从所述栅极沟槽200的开口朝向所述衬底100的方向延伸后再水平方向延伸的部分构成。所述第二栅极延伸部222和所述第二栅极220可以将所述第一栅极210半包围。所述第二栅极延伸部222能够使得所述第一栅极210、第二栅极220
和漏极电极110之间的电容进一步降低，能够进一步降低栅电荷，提高开关速率，降低开关损耗。
41.在一个实施例中，在每相邻的两个所述栅极沟槽200之间还可以形成源极电极130。
42.在一个实施例中，相邻的两个所述栅极沟槽200之间形成层叠设置的源极区310和主体区320。所述主体区320靠近所述衬底100设置。所述第二栅极延伸部222靠近所述衬底100的表面与所述衬底100表面之间的距离大于所述主体区320靠近所述衬底100的表面到所述衬底100表面的距离。所述主体区320可以为第二导电类型。所述主体区320的掺杂浓度为1
×
10
16
cm
‑3‑5×
10
17
cm
‑3，厚度为0.2μm
‑
2.5μm。所述源极区310可以为第一导电类型。所述源极区310的掺杂浓度为1
×
10
19
cm
‑3‑5×
10
20
cm
‑3。所述源极区310的厚度为0.2μm
‑
2μm。所述第二栅极延伸部222靠近所述衬底100的表面与所述衬底100表面之间的距离大于所述主体区320靠近所述衬底100的表面到所述衬底100表面的距离。因此，能够避免所述碳化硅功率半导体器件10无法导通，也能够避免产生较大的导通电阻。
43.在一个实施例中，在所述基底的延伸方向，所述多个间隔设置的栅极沟槽200的同侧设置有屏蔽区330。所述源极区310和所述主体区320位于所述屏蔽区330和所述栅极沟槽200之间。所述屏蔽区330为第二导电类型。所述屏蔽区330延伸到所述栅极沟道底部的部分覆盖部分所述栅极沟槽200的底部。
44.在每个所述栅极沟槽200的右侧或者每个所述栅极沟槽200的左侧设置有所述屏蔽区330。所述源极区310的一个侧面和所述主体区320的一个侧面可以均与所述屏蔽区330接触。所述源极区310的另一个侧面和所述主体区320的另一个侧面可以均与另一个相邻的所述栅极沟槽200的所述栅极氧化层230接触。所述栅极氧化层230可以将所述主体区320和所述源极区310与所述第一栅极210和所述第二栅极220绝缘。所述屏蔽区330可以半包围所述栅极沟槽200。所述屏蔽区330的掺杂浓度可以为5
×
10
17
cm
‑3‑1×
10
19
cm
‑3。当所述碳化硅功率半导体器件10处于正向阻断状态时，所述屏蔽区330能够降低底部栅极氧化物131所承受的电场，使器件获得较高的阻断电压。所述屏蔽区330不完全覆盖所述栅极沟槽200的底部，能够防止所述栅极沟槽200底部导通电阻变大，避免影响所述碳化硅功率半导体器件10的性能。
45.在一个实施例中，所述碳化硅功率半导体器件10还包括多个电流传播层340。所述电流传播层340为第一导电类型。每个所述电流传播层340位于所述主体区320远离所述源极区310的一侧。所述电流传播层340还位于与所述主体区320和所述源极区310相邻的所述屏蔽区330和所述栅极沟槽200之间。
46.请参见图3，在每相邻的两个所述栅极沟槽200之间均可以形成一个所述电流传播层340。相邻的两个所述栅极沟槽200之间的所述电流传播层340可以被所述屏蔽区330、所述主体区320和所述栅极氧化层230之间。
47.所述电流传播层340可以为在所述漂移区120外延获得的n型碳化硅掺杂区域。所述掺电流传播层340的掺杂浓度可以为5
×
10
16
cm
‑3‑2×
10
18
cm
‑3，厚度可以为0.1μm
‑
3μm。当所述碳化硅功率半导体器件10处于导通状态时，电流从所述漏极电极110经过第一导电类型的漂移层流向源极电极130。第一导电类型的所述电流传播层340(csl)相比第一导电类型的所述漂移层有更高的掺杂浓度、更小的电阻从而使得器件获得更低的导通电阻。
48.本技术实施例中，当所述碳化硅功率半导体器件10处于正向阻断状态时，p 的所述屏蔽区330可以屏蔽栅极氧化层230处的电场，使所述碳化硅功率半导体器件10获得较高的击穿电压。所述碳化硅功率半导体器件10的所述第一栅极210和所述第二栅极220构成pn结结构。所述pn结结构的内建电场使得掺杂浓度较低的一侧被完全耗尽，所述碳化硅功率半导体器件10的输入电容减少，所述碳化硅功率半导体器件10可获得更高的开关频率和更低的开关损耗。
49.本技术实施例还提供一种金属氧化物半导体场效应晶体管(mosfet)。所述金属氧化物半导体场效应晶体管包括上述实施例所述的碳化硅功率半导体器件10。所述金属氧化物半导体场效应晶体管的栅极电荷量是影响开关速度的最主要因素，通过采用上述实施例提供的所述金属氧化物半导体场效应晶体管可以减少栅极电荷量，从而降低栅极电容，提高开关速度，降低开关损耗。
50.本技术实施例还提供一种绝缘栅双极型晶体管(igbt)。所述绝缘栅双极型晶体管包括上述实施例所述的碳化硅功率半导体器件10。所述绝缘栅双极型晶体管是由双极型三极管和绝缘栅型场效应管组成的复合全控型电压驱动式功率半导体器件。所述绝缘栅双极型晶体管驱动功率小而饱和压降低。适合应用于直流电压为600v及以上的变流系统如交流电机、变频器、开关电源、等领域。
51.所述绝缘栅双极型晶体管的衬底100可以采用第二导电类型的重掺杂区域p 。所述衬底100的厚度为100μm
‑
500μm，掺杂浓度范围2
×
10
18
cm
‑3‑5×
10
19
cm
‑3。所述衬底100上方外延形成第一导电类型的漂移层。所述漂移层的浓度可以为2
×
10
14
cm
‑3‑2×
10
16
cm
‑3，所述漂移层的厚度可以为2μm
‑
100μm。
52.这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
53.在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
54.上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
55.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。