存储器及其制作方法与流程

1.本技术涉及存储设备技术领域，尤其涉及一种存储器及其制作方法。


背景技术：

2.随着存储设备技术的逐渐发展，动态随机存储器(dynamic random access memory，简称dram)以其较高的密度、以及较快的读写速度逐渐应用在各种电子设备中。动态随机存储器一般设置有衬底和设置于衬底上的介质层，衬底上设置有核心区和设置在核心区周围的外围区，核心区和外围区均设有埋入式字线。
3.相关技术中，字线的结构一般包括从下至上依次层叠设置的导电层、多晶硅层和阻挡层，通常，外围区的字线对应的介质层上形成暴露字线中的导电层的接触孔，外围区的衬底所对应的介质层上也设有多个暴露衬底的接触孔，且外围区暴露字线的导电层的接触孔与衬底对应的部分接触孔的顶部相通，以使字线通过接触结构与其他器件电导通，为了节省加工工艺，各接触孔通常一体成型。
4.然而，随着电路图案的密度增加，该存储器中的字线结构使各接触孔的深度较大，导致形成各接触孔时衬底的损耗大，从而影响存储器中晶体管等器件的性能。


技术实现要素：

5.鉴于上述问题，本技术实施例提供一种存储器及其制作方法，用于减小衬底的损耗，从而改善存储器中晶体管等器件的性能。
6.为了实现上述目的，本技术实施例提供如下技术方案：
7.第一方面，本技术实施例提供一种存储器的制作方法，其步骤包括：
8.提供衬底，所述衬底包括核心区和位于所述核心区外的外围区；所述核心区包括多个有源区以及隔离多个所述有源区的浅沟槽隔离区；在各所述有源区和所述外围区中均形成多个字线沟槽；在各所述字线沟槽内形成导电层，所述外围区的所述导电层的上表面至所述衬底的上表面的距离小于所述核心区的所述导电层的上表面至所述衬底的上表面的距离；在所述衬底以及所述导电层上形成多晶硅层；去除所述核心区的部分所述多晶硅层以及所述外围区的全部所述多晶硅层，保留位于所述核心区且位于所述字线沟槽中的部分所述多晶硅层；在所述核心区的所述字线沟槽中以及所述外围区的所述字线沟槽中形成阻挡层，位于所述核心区的所述导电层、所述多晶硅层以及所述阻挡层形成第一字线，位于所述外围区的所述导电层和所述阻挡层形成第二字线。
9.如上所述的存储器的制作方法，在各所述字线沟槽内形成导电层，所述外围区的所述导电层的上表面至所述衬底的上表面的距离小于所述核心区的所述导电层的上表面至所述衬底的上表面的距离的步骤包括：在所述核心区的各所述字线沟槽中以及所述外围区的所述字线沟槽中形成预设厚度的所述导电层；在所述外围区形成第一掩膜层，所述第一掩膜层覆盖所述外围区的所述导电层以及所述外围区的所述衬底；以所述第一掩膜层为掩膜，去除所述核心区且位于所述字线沟槽中的部分所述导电层，保留位于所述核心区且
位于所述字线沟槽中的部分所述导电层；去除所述第一掩膜层。
10.如上所述的存储器的制作方法，在各所述沟槽中形成预设厚度的导电层的步骤包括：在所述衬底以及各所述字线沟槽中形成导电层；去除所述衬底以及各所述字线沟槽中的部分所述导电层，以形成位于各所述字线沟槽中的所述预设厚度的所述导电层。
11.如上所述的存储器的制作方法，在各所述有源区和所述外围区中均形成多个字线沟槽的步骤包括：在所述衬底上形成第二掩膜层；图案化所述第二掩膜层，以使图案化的所述第二掩膜层暴露所述有源区的所述第一字线和所述外围区的所述第二字线所对应的区域；以图案化的所述第二掩膜层为掩膜，去除部分所述衬底，以形成位于所述有源区的所述字线沟槽和位于所述外围区的所述字线沟槽。
12.如上所述的存储器的制作方法，形成的所述第二字线中的所述导电层的上表面高于最终保留在形成的第一字线中的部分所述多晶硅层的上表面。
13.如上所述的存储器的制作方法，去除所述核心区且位于所述字线沟槽中的部分所述导电层，保留位于所述核心区且位于所述字线沟槽中的部分所述导电层具体包括：采用湿法刻蚀所述核心区且位于所述字线沟槽中的部分所述导电层。
14.如上所述的存储器的制作方法，在所述外围区形成第一掩膜层，所述第一掩膜层覆盖所述外围区的所述导电层以及所述外围区的所述衬底的步骤包括：在所述外围区的所述导电层以及所述外围区的所述衬底上形成光刻胶层，所述光刻胶层覆盖所述外围区的所述导电层以及所述外围区的所述衬底，所述光刻胶层形成所述第一掩膜层。
15.如上所述的存储器的制作方法，所述导电层为氮化钛层；所述阻挡层为氮化硅层。
16.如上所述的存储器的制作方法，位于所述核心区的所述导电层、所述多晶硅层以及所述阻挡层形成第一字线，位于所外围区的所述导电层和所述阻挡层形成第二字线的步骤之后，所述存储器制作方法还包括：在所述衬底上形成第一绝缘层。
17.如上所述的存储器的制作方法，在所述衬底上形成第一绝缘层之后，所述存储器制作方法还包括：在所述第一绝缘层上形成第三掩膜层；图案化所述第三掩膜层，形成掩膜图案；以所述第三掩膜层为掩膜，去除所述第一绝缘层，形成暴露所述衬底的栅极沟槽，所述栅极沟槽与用于形成晶体管结构的区域对应；在所述栅极沟槽中形成栅极结构；在所述衬底和所述栅极结构上形成第二绝缘层。
18.如上所述的存储器的制作方法，在所述衬底和所述栅极结构上形成第二绝缘层的步骤之后，所述存储器制作方法还包括：在所述外围区，形成暴露所述第二字线中的部分所述导电层的第一接触孔，同步在所述外围区形成暴露部分所述衬底的第二接触孔。
19.如上所述的存储器的制作方法，在所述外围区，形成暴露所述第二字线中的部分所述导电层的第一接触孔，同步在所述外围区形成暴露部分所述衬底的第二接触孔的步骤包括：在所述第二绝缘层上形成第四掩膜层；图案化所述第四掩膜层，形成掩膜图案；以所述第四掩膜层为掩膜，依次去除所述第二字线对应区域的所述第二绝缘层、所述第一绝缘层以及所述阻挡层，以形成暴露部分所述导电层的所述第一接触孔；同步依次去除部分所述衬底对应区域的所述第二绝缘层以及第一绝缘层，以形成暴露部分所述衬底的第二接触孔。
20.如上所述的存储器的制作方法，所述第一绝缘层为氧化物层；所述第二绝缘层为氮化硅层。
21.第二方面，本技术实施例还提供一种存储器，其包括：衬底，所述衬底包括核心区和位于核心区外的外围区；所述核心区包括多个有源区以及隔离多个所述有源区的浅沟槽隔离区；第一字线，所述第一字线位于所述有源区，所述第一字线设置在所述有源区所对应的所述衬底内，所述第一字线包括依次层叠设置的导电层、多晶硅层和阻挡层；第二字线，所述第二字线位于所述外围区，并设置在所述外围区对应的所述衬底内，所述第二字线包括层叠设置的导电层和阻挡层。
22.与相关技术相比，本技术实施例提供的存储器及其制作方法，至少具有如下优点：
23.本技术实施例提供的存储器的制作方法包括：提供衬底，衬底包括核心区和位于核心区外的外围区；核心区包括多个有源区以及隔离多个有源区的浅沟槽隔离区；在各有源区和外围区中均形成多个字线沟槽；在各字线沟槽内形成导电层，外围区的导电层的上表面至衬底的上表面的距离小于核心区的导电层的上表面至衬底的上表面的距离；在衬底以及导电层上形成多晶硅层；去除核心区的部分多晶硅层以及外围区的全部多晶硅层，保留位于核心区且位于字线沟槽中的部分多晶硅层；在核心区的字线沟槽中以及外围区的字线沟槽中形成阻挡层，位于核心区的导电层、多晶硅层以及阻挡层形成第一字线，位于外围区的导电层和阻挡层形成第二字线。通过去除外围区导电层上的全部多晶硅层，使形成的第二字线中的导电层的上表面至衬底的上表面的距离小于核心区的导电层的上表面至衬底的上表面的距离，这样，可以减小用于暴露第二字线中的导电层的接触孔的深度，从而可以减小外围区衬底中的与该接触孔一体成型的其他接触孔的深度，可以避免形成各接触孔时造成的衬底的损耗，进而能够改善存储器中晶体管等器件的性能。
24.除了上面所描述的本技术实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本技术实施例提供的存储器及其制作方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
25.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
26.图1为相关技术中存储器的结构示意图；
27.图2为本技术实施例提供的存储器的制作方法的流程图；
28.图3为本技术实施例提供的存储器的制作方法中分别形成第一字线和第二字线中的导电层的流程图；
29.图4为本技术实施例提供的存储器的制作方法中形成预设厚度的导电层的流程图；
30.图5为本技术实施例提供的存储器的制作方法中形成字线沟槽的流程图；
31.图6为本技术实施例提供的存储器中形成导电层的结构示意图；
32.图7为本技术实施例提供的存储器中形成预设厚度导电层的结构示意图；
33.图8为本技术实施例提供的存储器中在外围区形成第一掩膜层，刻蚀核心区的部
分导电层的结构示意图；
34.图9为本技术实施例提供的存储器中形成多晶硅层的结构示意图；
35.图10为本技术实施例提供的存储器中去除外围区的全部多晶硅层以及核心区的部分多晶硅层的结构示意图；
36.图11为本技术实施例提供的存储器中形成阻挡层的结构示意图；
37.图12为本技术实施例提供的存储器的结构示意图。
38.附图标记：
39.10
‑
衬底；
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11
‑
第一字线；
40.12
‑
第二字线；
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13
‑
导电层；
41.14
‑
多晶硅层；
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15
‑
阻挡层；
42.16
‑
第一掩膜层；
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17
‑
第二掩膜层；
43.18
‑
第一绝缘层；
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19
‑
栅极结构；
44.191
‑
电介质层；
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192
‑
功函数调整层；
45.193
‑
第一栅极半导体层；
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194
‑
第二栅极半导体层；
46.195
‑
第一电导通层；
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196
‑
第二电导通层；
47.197
‑
绝缘封盖层；
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20
‑
第二绝缘层；
48.21
‑
第一接触孔；
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22
‑
第二接触孔；
49.23
‑
浅沟槽隔离区；
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24
‑
有源区。
具体实施方式
50.目前的动态随机存储器包括多个重复的存储单元，每个存储单元包括电容器和晶体管，晶体管的栅极与字线(word line，简称为wl)相连、漏极与位线相连、源极与电容器相连。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。字线通过位于存储单元的外围区的接触结构(local interconnect contact，简称为licon)与字线驱动器(word line driver)连接，从而便于字线驱动器向字线中输入电压信号。如图1所示，存储器一般设置有衬底，衬底上设置有核心区(如图1中的a处)和设置在核心区周围的外围区(如图1中的b处)，核心区包括呈阵列排布的有源区以及隔离多个有源区的浅沟槽隔离区，其中，衬底包括p型衬底以及位于p型衬底表面的n型掺杂层，且各有源区和外围区中会形成多个字线沟槽，在有源区形成的字线沟槽将n型掺杂层分隔为源极区以及漏极区，并各字线沟槽中形成字线，其中，字线包括导电层以及设置在导电层上的多晶硅层和阻挡层，通过在导电层上设置多晶硅层和阻挡层，可以避免导电层与源极区以及漏极区发生电连接，以避免形成漏电流而影响晶体管的性能。
51.由于外围区的字线需要通过接触结构与字线驱动器连接，为了减小电阻值，需要去除外围区中字线与接触结构对应部分的阻挡层和多晶硅层，形成接触孔，以暴露外围区字线的导电层，以使接触结构与字线中的导电层接触连接，由于导电层距离衬底的表面距离较大，因此，接触孔的深度较大，导致外围区与该接触孔一体成型的其他接触孔的深度也较深，而在形成各接触孔时，对衬底的表层也具有一定的损耗，接触孔的深度越深，则衬底的损耗越大；另外，若外围区的字线中包括多晶硅层，多晶硅层与衬底的刻蚀选择比较差，
在刻蚀多晶硅层时，衬底的损耗比较严重，而衬底损耗越严重，则位于衬底表层的n型掺杂层损耗越严重，导致衬底上的n型掺杂层的源极区和漏极区难以形成，进而影响存储器中晶体管等器件的性能。
52.为了减小衬底的损耗，改善存储器中晶体管等器件的性能，本技术实施例提供一种存储器制作方法，通过去除外围区导电层上的全部多晶硅层，使形成的第二字线中的导电层的上表面至衬底的上表面的距离小于核心区的导电层的上表面至衬底的上表面的距离，这样，可以减小用于暴露第二字线中的导电层的接触孔的深度，从而可以减小外围区衬底中的与该接触孔一体成型的其他接触孔的深度，可以避免形成各接触孔时造成的衬底的损耗，进而能够改善存储器中晶体管等器件的性能。
53.为了使本技术实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本技术保护的范围。
54.实施例一
55.参照图2所示，本技术实施例提供一种存储器的制作方法，该制作方法包括以下步骤：
56.步骤s101、提供衬底，衬底包括核心区和位于核心区的外围区；核心区包括多个有源区以及隔离多个有源区的浅沟槽隔离区。
57.本技术实施例提供的衬底10，参照图6至图12所示，衬底10包括核心区和位于核心区外的外围区，核心区位于图6至图12所示的a处，外围区位于图6至图12所示的b处，衬底10的核心区的上方后续形成有电容器，衬底10外围区的上方后续形成有外围电路，例如，形成有晶体管等。
58.其中，核心区包括多个有源区24以及隔离多个有源区24的浅沟槽隔离区23，浅沟槽隔离区23内可以设置浅沟槽隔离结构，而多个有源区24可以呈阵列排布，多个有源区24排布的区域形成核心区，核心区外周未形成有源区24的区域则形成外围区，以使外围区围绕在核心区的外周。
59.衬底10可以为晶体半导体材料，例如硅(si)衬底10，衬底10还可以为锗(ge)衬底、绝缘体上硅(silicon on insulator，简称soi)、锗化硅(sige)衬底、碳化硅(sic)或者氮化镓(gan)衬底等，对此，本技术实施例不做具体限制。
60.步骤s102：在各有源区和外围区中均形成多个字线沟槽。
61.参照图6所示，在各有源区24和外围区中均形成多个字线沟槽。
62.参照图5所示，在各有源区和外围区中均形成多个字线沟槽的步骤包括如下：
63.步骤s1021：在衬底上形成第二掩膜层。
64.步骤s1022：图案化第二掩膜层，以使图案化的第二掩膜层暴露有源区的第一字线和外围区的第二字线所对应的区域。
65.步骤s1023：以图案化的第二掩膜层为掩膜，去除部分衬底，以形成位于有源区的字线沟槽和位于外围区的字线沟槽。
66.参照图6所示，具体的，衬底10中可以设置有半导体层，例如，衬底10包括p型衬底
10以及n型掺杂层，具体的，在p型衬底10表面执行离子掺杂工艺，在p型衬底10的表面形成一定厚度的n型掺杂层。在p型衬底10的表面形成一定厚度的n型掺杂层之后，在衬底10上形成第二掩膜层17，图案化第二掩膜层17，以使图案化的第二掩膜层17暴露有源区24的字线和外围区的字线所对应的区域，以第二掩膜层17为掩膜，根据第二掩膜层17的图案对第二掩膜层17和衬底10进行刻蚀，以形成位于有源区24的字线沟槽和位于外围区的字线沟槽，各有源区24形成的字线沟槽将n型掺杂层分隔为源极区以及漏极区。
67.其中，第二掩膜层17可以为氧化层，对此，本实施例不做具体限制。
68.步骤s103：在各字线沟槽内形成导电层，外围区的导电层的上表面至衬底的上表面的距离小于核心区的导电层的上表面至衬底的上表面的距离。
69.参照图8所示，在各字线沟槽内形成导电层13，外围区的导电层13的上表面至衬底10的上表面的距离小于核心区的导电层13的上表面至衬底10的上表面的距离，这样，外围区的导电层13的上表面至衬底10的上表面的距离比较小，这样，后续工艺中可以减少因暴露外围区的导电层而造成的衬底的损耗。
70.其中，导电层13可以为氮化钛等导电材质制成的导电层13，对此，本实施例不做具体限制。
71.参照图3所示，在各字线沟槽内形成导电层，外围区的导电层的上表面至衬底的上表面的距离小于核心区的导电层的上表面至衬底的上表面的距离的步骤具体包括：
72.步骤s1031：在核心区的各字线沟槽中以及外围区的字线沟槽中形成预设厚度的导电层。
73.参照图7所示，在衬底10以及各字线沟槽中形成导电层13；去除衬底10以及各字线沟槽中的部分导电层13，以形成位于各字线沟槽中的预设厚度的导电层13。
74.参照图4所示，在核心区的各字线沟槽中以及外围区的字线沟槽中形成预设厚度的导电层的步骤具体包括：
75.步骤s10311：在衬底以及各字线沟槽中形成导电层。
76.参照图6所示，在衬底10以及各字线沟槽中形成导电层13。
77.步骤s10311：去除衬底以及各字线沟槽中的部分导电层，以形成位于各字线沟槽中的预设厚度的导电层。
78.参照图7所示，可通过刻蚀等方式去除衬底10以及各字线沟槽中的部分导电层13，以形成位于各字线沟槽中的预设厚度的导电层13，其中，刻蚀的方式可以采用干法刻蚀或者湿法刻蚀，例如，激光刻蚀、化学液刻蚀等，对此，本实施例不做具体限制。
79.步骤s1032：在外围区形成第一掩膜层，第一掩膜层覆盖外围区的导电层以及外围区的衬底。
80.参照图8所示，在外围区形成第一掩膜层16，第一掩膜层16覆盖外围区的导电层13以及外围区的第二掩膜层17，其中，第一掩膜层16为形成在外围区的导电层13以及外围区的第二掩膜层17上形成光刻胶层，光刻胶层覆盖外围区的导电层13以及外围区的第二掩膜层17。
81.步骤s1032：以第一掩膜层为掩膜，去除核心区且位于字线沟槽中的部分导电层，保留位于核心区且位于字线沟槽中的部分导电层。
82.步骤s1032：去除第一掩膜层。
83.继续参照图8所示，以第一掩膜层16为掩膜，去除核心区且位于字线沟槽中的部分导电层13，保留位于核心区且位于字线沟槽中的部分导电层13；去除第一掩膜层16，形成位于外围区各字线沟槽中的导电层13和位于核心区各字线沟槽中的导电层13，且外围区的导电层13的上表面至衬底10的上表面的距离小于核心区的导电层13的上表面至衬底10的上表面的距离。
84.另外，去除核心区且位于字线沟槽中的部分导电层13，保留位于核心区且位于字线沟槽中的部分导电层13，具体可以采用湿法刻蚀等刻蚀方式刻蚀导电层13，例如，化学液刻蚀等，如磷酸湿法刻蚀导电层13等，对此，本实施例不做具体限制。
85.步骤s104：在衬底以及导电层上形成多晶硅层。
86.参照图9所示，在衬底10以及导电层13上形成多晶硅层14。其中，多晶硅层14可以通过旋涂或者化学沉积的方式形成在导电层13上。
87.步骤s105：去除核心区的部分多晶硅层以及外围区的全部多晶硅层，保留位于核心区且位于字线沟槽中的部分多晶硅层。
88.参照图10所示，去除核心区的部分多晶硅层14以及外围区的全部多晶硅层14，保留位于核心区且位于字线沟槽中的部分多晶硅层14。
89.需要说明的是，核心区的多晶硅层14和阻挡层15主要是防止核心区中的导电层13与源极区以及漏极区之间发生电连接，造成漏电流，另外，第一字线11中的导电层13上设置多晶硅，还可以避免漏电流的同时减小字线的电阻值。
90.示例性的，采用化学液刻蚀等湿法刻蚀的方式去除核心区的部分多晶硅层14以及外围区的全部多晶硅层14，保留位于核心区且位于字线沟槽中的部分多晶硅层14。
91.相较于干法刻蚀，湿法刻蚀能够提供不同的刻蚀选择比，从而降低在刻蚀多晶硅层14时对衬底10的损耗。
92.可以理解的是，刻蚀选择比指的是的是在同一刻蚀条件下一种材料与另一种材料相对刻蚀速率快慢，即为被刻蚀材料的刻蚀速率与另一种材料的刻蚀速率的比。
93.步骤s106：在核心区的字线沟槽中以及外围区的字线沟槽中形成阻挡层，位于核心区的导电层、多晶硅层以及阻挡层形成第一字线，位于外围区的导电层和阻挡层形成第二字线。
94.参照图11所示，在核心区的字线沟槽中以及外围区的字线沟槽中形成阻挡层15，位于核心区的导电层13、多晶硅层14以及阻挡层15形成第一字线11，位于外围区的导电层13和阻挡层15形成第二字线12。通过将第一字线11和第二字线12的结构设置不同，在避免第一字线11中的导电层13与源极区以及漏极区之间发生漏电流的情况以外，还可以降低衬底10的损耗，从改善存储器中晶体管等器件的性能。
95.其中，阻挡层15可以为氮化硅、氮氧化硅等绝缘材质制成的阻挡层15。
96.本技术实施例提供一种存储器的制作方法，通过去除外围区导电层13上的全部多晶硅层14，使形成的第二字线12中的导电层13的上表面至衬底10的上表面的距离小于核心区的导电层13的上表面至衬底10的上表面的距离，这样，可以减小用于暴露第二字线12中的导电层13的接触孔的深度，从而可以减小外围区衬底10中的与该接触孔一体成型的其他接触孔的深度，可以避免形成各接触孔时造成的衬底10的损耗；另外，外围区形成的第二字线12中没有多晶硅层14，也可以降低衬底10的损耗，以避免衬底10表层的损耗而导致无法
在衬底10的n型掺杂层形成源极区和漏极区，进而能够改善存储器中晶体管等器件的性能。
97.进一步的，为了避免在外围区的导电层13上形成多晶硅残留物，在本实施例中，形成在第二字线12中的导电层13的上表面高于最终保留在形成的第一字线11中的部分多晶硅层14的上表面。
98.位于核心区的导电层13、多晶硅层14以及阻挡层15形成第一字线11，位于所外围区的导电层13和阻挡层15形成第二字线12之后，还包括：在衬底10上形成第一绝缘层18。其中，第一绝缘层18可以为氧化物层，例如，二氧化硅等。
99.参照图12，在衬底10上形成第一绝缘层18之后，存储器制作方法还包括：在第一绝缘层18上形成第三掩膜层；图案化第三掩膜层，形成掩膜图案；以第三掩膜层为掩膜，去除部分第一绝缘层18，形成暴露衬底10的栅极沟槽，栅极沟槽与形成晶体管结构的区域对应；在栅极沟槽中形成栅极结构19；其中，外围区的栅极结构19可包括依次层叠设置的电介质层191、含金属的功函数调整层192、第一栅极半导体层193、第二栅极半导体层194、第一电导通层195、第二电导通层196和绝缘封盖层197，电介质层191形成在栅极沟槽的底部，之后，在衬底10和栅极结构19上形成第二绝缘层20。
100.其中，第二绝缘层20可以为氮化硅层等。
101.进一步的，在衬底10和栅极结构19上形成第二绝缘层20之后，在外围区，形成暴露第二字线12中的部分导电层13的第一接触孔21，同步在外围区形成暴露部分衬底10的第二接触孔22。
102.由于第二字线12中的导电层13的上表面距离衬底10的上表面距离较近，因此，形成的第一接触孔21的深度较浅，这样，可以减小通过刻蚀等方式形成的第一接触孔21的时间，从而减小对衬底10表层的刻蚀，减小了衬底10的损耗，另外，第二字线12中导电层13距离衬底10的上表面的距离较小，第二字线12中导电层13上的阻挡层15的厚度相对导电层13的厚度较小，从而可以减小接触结构与第二字线12接触连接时的电阻，从而提高接触结构与第二字线12电连接的可靠稳定性。
103.由于暴露第二字线12中的部分导电层13的第一接触孔21与外围区形成暴露部分衬底10的第二接触孔22是同步形成的，因此，第一接触孔21的深度减小，则第二接触孔22的深度也会减小，从而避免因第一接触孔21以及第二接触孔22的深度较深而造成的衬底10损耗较大的问题。
104.可以理解的是，第一接触孔21和第二接触孔22同步形成可以理解为第一接触孔21和第二接触孔22一体成型，这样，可以减少加工工序，降低加工成本。
105.具体的，在外围区，形成暴露第二字线12中的部分导电层13的第一接触孔21，同步在外围区形成暴露部分衬底10的第二接触孔22具体包括：在第二绝缘层20上形成第四掩膜层；图案化第四掩膜层，形成掩膜图案；以第四掩膜层为掩膜，依次去除第二字线12对应区域的第二绝缘层20、第一绝缘层18以及阻挡层15，以形成暴露部分导电层13的第一接触孔21；同步依次去除部分衬底10所对应区域的第二绝缘层20以及第一绝缘层18，以形成暴露部分衬底10的第二接触孔22。
106.在第一接触孔21中可以形成有接触结构，以使第二字线12通过接触结构与栅极结构19电连接；第二接触孔22中也可以形成有接触结构，以使衬底10中的半导体层通过接触结构与其他器件电连接，对此，本实施例不做具体限制。
107.本技术实施例提供的存储器的制作方法包括：提供衬底10，衬底10包括核心区和位于核心区外的外围区；核心区包括多个有源区24以及隔离多个有源区24的浅沟槽隔离区23；在各有源区24和外围区中均形成多个字线沟槽；在各字线沟槽内形成导电层13，外围区的导电层13的上表面至衬底10的上表面的距离小于核心区的导电层13的上表面至衬底10的上表面的距离；在衬底10以及导电层13上形成多晶硅层14；去除核心区的部分多晶硅层14以及外围区的全部多晶硅层14，保留位于核心区且位于字线沟槽中的部分多晶硅层14；在核心区的字线沟槽中以及外围区的字线沟槽中形成阻挡层15，位于核心区的导电层13、多晶硅层14以及阻挡层15形成第一字线11，位于外围区的导电层13和阻挡层15形成第二字线12。通过去除外围区导电层13上的全部多晶硅层14，使形成的第二字线12中的导电层13的上表面至衬底10的上表面的距离小于核心区的导电层13的上表面至衬底10的上表面的距离，这样，可以减小用于暴露第二字线12中的导电层13的接触孔的深度，从而可以减小外围区衬底10中的与该接触孔一体成型的其他接触孔的深度，可以减小因刻蚀第一接触孔21以及第二接触孔22而造成的衬底10的损耗，进而改善存储器中晶体管等器件的性能。
108.实施例二
109.参照图12所示，在上述实施例一的基础上，本技术实施例提供一种存储器。
110.该存储器包括衬底10，衬底10包括核心区和位于核心区外的外围区；核心区包括多个有源区24以及隔离多个有源区24的浅沟槽隔离区23；第一字线11，第一字线11位于有源区24，第一字线11设置在有源区24所对应的衬底10内，第一字线11包括依次层叠设置的导电层13、多晶硅层14和阻挡层15；第二字线12，第二字线12位于外围区，并设置在外围区对应的衬底10内，第二字线12包括层叠设置的导电层13和阻挡层15。
111.其中，第二字线12中的导电层13的上表面距离衬底10的上表面的距离小于第一字线11中的导电层13的上表面距离衬底10的上表面的距离，这样，可以减小暴露第一字线11中的导电层13的第一接触孔21的深度，从而减小因刻蚀第一接触孔21而造成的衬底10的损耗，从而改善存储器中晶体管等器件的性能。
112.本技术实施例提供的存储器包括衬底，衬底包括核心区和位于核心区外的外围区；核心区包括多个有源区以及隔离多个有源区的浅沟槽隔离区；第一字线位于有源区，第一字线设置在有源区所对应的衬底内，第一字线包括依次层叠设置的导电层、多晶硅层和阻挡层；第二字线位于外围区，并设置在外围区对应的衬底内，第二字线包括层叠设置的导电层和阻挡层。通过使第二字线中的导电层的上表面距离衬底的上表面的距离小于第一字线中的导电层的上表面距离衬底的上表面的距离，这样，可以减小暴露第一字线中的导电层的第一接触孔的深度，从而降低因刻蚀第一接触孔而造成的衬底的损耗，从而改善存储器中晶体管等器件的性能。
113.上述的描述中，需要理解的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以使固定连接，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。术语“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。在本技术
的描述中，“多个”的含义是两个或两个以上，除非是另有精确具体地规定。
114.本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本技术的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
115.最后应说明的是：以上各实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述各实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术。