具有减少晶体管降级的高压移位器的制作方法

具有减少晶体管降级的高压移位器
1.优先权申请
2.本技术案主张2019年1月28日申请的序列号为16/259,671的美国申请案的优先权权益，所述美国申请案以其全文引用的方式并入本文中。


背景技术：

3.存储器装置通常被提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，其包含易失性及非易失性存储器。易失性存储器需要电力来维持其数据，且尤其包含随机存取存储器(ram)、动态随机存取存储器(dram)或同步动态随机存取存储器(sdram)。非易失性存储器可在未供电时保存所存储的数据，且尤其包含快闪存储器、只读存储器(rom)、电可擦除可编程rom(eeprom)、静态ram(sram)、可擦除可编程rom(eprom)、电阻可变存储器(例如相变随机存取存储器(pcram))、电阻性随机存取存储器(rram)、磁阻性随机存取存储器(mram)或3d xpoint
tm
存储器。
4.快闪存储器作为非易失性存储器用于各种电子应用。快闪存储器装置通常包含允许高存储器密度、高可靠性及低功耗的一或多个群组的单晶体管、浮动栅极或电荷俘获存储器单元。两种常见类型的快闪存储器阵列架构包含以每一者的基本存储器单元配置布置成的逻辑形式命名的nand及nor架构。存储器阵列的存储器单元通常布置成矩阵。
5.传统存储器阵列是布置于半导体衬底的表面上的二维(2d)结构。为了增加给定面积的存储器容量且降低成本，已减小个别存储器单元的大小。然而，减小个别存储器单元的大小且因此减小2d存储器阵列的存储器密度存在技术限制。作为响应，正开发三维(3d)存储器结构(例如3d nand架构半导体存储器装置)以进一步提高存储器密度及降低存储器成本。
附图说明
6.在不一定按比例绘制的图式中，相同元件符号可描述不同视图中的类似组件。具有不同字母后缀的相同元件符号可表示类似组件的不同例子。图式通常通过实例而非通过限制来说明本档案中论述的各个实施例。
7.图1说明包含存储器装置的环境的实例。
8.图2到3是说明nand架构半导体存储器阵列的实例的示意图。
9.图4是说明存储器模块的实例的框图。
10.图5是说明行解码器中的现有技术字线(wl)驱动器的框图。
11.图6是说明现有技术高压(hv)移位器600的示意图。
12.图7是说明hv移位器600的包含晶体管降级的电压电平移位及补偿的操作的时序图。
13.图8是说明根据本文中论述的一个实施例的具有减少晶体管降级的hv移位器800的实例的示意图。
14.图9a到9c是说明用于产生控制信号及应力消除信号以预防hv移位器中的晶体管
降级的信号产生器的实例的图。
15.图10是说明所选择的高压移位器的操作的时序图。
16.图11是说明未经选择高压移位器的操作的时序图。
17.图12是说明解决高压移位器中的晶体管降级的方法的流程图。
18.图13是说明其上可实施一或多个实施例的机器的实例的框图。
具体实施方式
19.在快闪存储器单元(例如nand快闪存储器)的典型编程操作期间，耦合到待编程的所选择的存储器单元的所选择的字线可由以大于预定编程电压(v
pgm
)的初始电压开始的一系列递增电压编程脉冲偏压。编程脉冲增大存储器单元的浮动栅极上的电荷电平，借此增大单元阈值电压vth。电荷泵电路可在例如nand快闪存储器的非易失性存储器装置中用于产生芯片操作所需的电压。电荷泵是使用电容器作为能量存储元件来将dc电压转换成其它dc电压的电子电路。在每一编程脉冲之后，执行使用0v的字线电压的验证操作以确定单元阈值电压是否已增大到期望编程电平。
20.高压(hv)移位器或hv电平移位器已在各种存储器装置(例如nand快闪存储器)中用于提供不同量值之期望电压以选择性操作存储器单元，例如读取、编程或擦除存储器单元。在存储器装置中，组件或子电路可具有执行相应功能的不同电压要求。hv移位器可用作不同逻辑装置组件之间的接口以将信号从一个逻辑电平或电压域转译成电压域的另一逻辑电平，借此实现不同组件或子电路的电压电平之间的兼容性。将适当操作电压提供到特定电路组件可提高存储器装置的可靠性且减少功耗。在实例中，hv电平移位器电路可用于例如响应于块选择信号而将高压的块字线(wl)信号转移到不同存储器阵列块。响应于从hv电平移位器接收的块wl信号，可将驱动电压提供到对应于各种存储器单元阵列块的wl。下文图5中论述将高压输入转移到一或多个wl的hv电平移位器的示范性应用。
21.在现今的3d nand快闪存储器中，hv移位器的所需数目随着高压供应系统变复杂而增加。减小hv移位器大小及复杂性(例如，减少hv移位器中晶体管的数目)且借此减小芯片布局面积及裸片大小已成为现代存储器装置设计的重要要求。减小hv移位器大小及复杂性的一技术挑战是必须处理hv移位器中敏感晶体管的降级。例如，图6是说明包含数个hv晶体管的现有技术高压移位器的示意图。用于接收高压输入的输入端口与连接到存取线的输出端口之间的路径上的例如高压pmos晶体管(hvp)的一些此类hv晶体管经受高压应力。一些晶体管会在多次重复使用循环之后降级。例如，在由高栅极到沟道电压梯度强加的应力(也称为“v_gate
‑
v_channel”应力)下，hvp会降级，由随时间增大的阈值电压(vth)表示。为了补偿此降级，hv移位器中包含许多组件。此会占用更多芯片空间且增加hv移位器复杂性及成本。
22.本发明者已认知hv移位器(包含hv移位器电路的)中的晶体管降级及使用hv移位器的方法的经改进解决方案，其可减少且在一些情况中防止hv移位器电路中hv晶体管的降级，同时还减少组件及降低移位器的复杂性及芯片的整体大小。在各个实施例中，本档案尤其论述一种存储器装置，其包括一群组存储器单元及包含信号传送电路及第一及第二hv控制电路的hv移位器电路。信号传送电路的p沟道晶体管可将高压输入传送到存取线。第一hv控制电路可将偏压电压耦合到p沟道晶体管达第一时段。在第一时段之后，第二hv控制电路
可将应力消除信号耦合到p沟道晶体管达第二时段以预防p沟道晶体管降级。经传送高压可用于对存取线充电以选择性读取、编程或擦除存储器单元。还公开形成此设备的方法及操作方法及其它实施例。
23.在以下详细描述中，参考构成特定实施例的一部分且其中通过说明展示特定实施例的附图。在图式中，相同元件符号描述所有若干视图中的基本上类似组件。可利用其它实施例，且可在不背离本公开的范围的情况下做出结构、逻辑及电变化。因此，以下详细描述不应被视为意在限制。
24.图1说明可包含于例如物联网(iot)装置(例如冰箱或其它电器、传感器、电动机或致动器、移动通信装置、汽车、无人机等)的各种产品中以支持产品的处理、通信或控制的存储器装置110的实例。存储器装置110包含存储器控制器115及存储器阵列120。存储器阵列120可包含数个个别存储器裸片(例如二维(2d)nand裸片或三维(3d)nand裸片的堆叠)。存储器阵列120可为布置于半导体衬底的表面上的2d结构。为了增加给定面积的存储器容量且降低成本，已减小个别存储器单元的大小。替代地，存储器阵列120可为可进一步提高存储器密度且降低存储器成本的3d结构，例如3d nand存储器装置。
25.此类3d nand装置通常包含串联(例如漏极到源极)耦合于接近源极的一或多个源极侧选择门(sgs)与接近位线的一或多个漏极侧选择门(sgd)之间的存储单元串。在实例中，sgs或sgd可包含一或多个场效晶体管(fet)或金属氧化物半导体(mos)结构装置等。在一些实例中，串将垂直延伸穿过含有相应字线的多个垂直间隔层级。半导体结构可邻近存储单元串延伸以形成串的存储单元的沟道。在垂直串的实例中，多晶硅结构可呈垂直延伸柱的形式。在一些实例中，串可经“折叠”且因此相对于u形柱布置。在其它实例中，多个垂直结构可彼此上下堆叠以形成存储单元串的堆叠阵列。
26.在3d架构半导体存储器技术中，堆叠垂直结构以增加层级、物理页的数目且相应地提高存储器装置(例如存储装置)的密度。在实例中，存储器装置110可为离散存储器或主机装置的存储装置组件。在其它实例中，存储器装置110可为与主机装置的一或多个其它组件堆叠或以其它方式一起包含的集成电路(例如单芯片系统(soc)等)的一部分。
27.存储器控制器115可与存储器阵列120通信以例如传送到(例如写入或擦除)或来自(例如读取)存储器阵列的存储器单元、平面、子块、块或页中的一或多者或从存储器阵列的存储器单元、平面、子块、块或页中的一或多者的数据。存储器控制器115可尤其包含电路系统或固件，其包含一或多个组件或集成电路。例如，存储器控制器115可包含经配置以控制跨存储器阵列120的存取及提供主机与存储器装置110之间的转译层的一或多个存储器控制单元、电路或组件。存储器控制器115可包含一或多个输入/输出(i/o)电路、线或接口以传送到或来自存储器阵列120的数据。存储器控制器115可包含存储器管理器125及阵列控制器135。
28.存储器管理器125可尤其包含电路系统或固件，例如与各种存储器管理功能相关联的数个组件或集成电路。为了本描述，实例存储器操作及管理功能将在nand存储器的背景下描述。所属领域的技术人员将认知，其它形式的非易失性存储器可具有类似存储器操作或管理功能。此类nand管理功能包含损耗均衡(例如废弃项目收集或回收再利用)、错误检测或校正、块引退(retirement)或一或多个其它存储器管理功能。存储器管理器125可将主机命令(例如从主机接收的命令)剖析或格式化成装置命令(例如与存储器阵列的操作相
关联的命令等)或产生用于阵列控制器135或存储器装置110的一或多个其它组件的装置命令(例如，以完成各种存储器管理功能)。
29.存储器管理器125可包含经配置以维持与存储器装置110的一或多个组件相关联的各种信息(例如与耦合到存储器控制器115的存储器阵列或一或多个存储器单元相关联的各种信息)的一组管理表130。例如，管理表130可包含关于耦合到存储器控制器115的存储器单元的一或多个块的块年限、块擦除计数、错误历史或一或多个错误计数(例如写入操作错误计数、读取位错误计数、读取操作错误计数、擦除错误计数等)的信息。在某些实例中，如果错误计数中的一或多者的检测到的错误的数目高于阈值，那么位错误可称为不可校正位错误。管理表130可尤其维持可校正或不可校正位错误的计数。
30.阵列控制器135可尤其包含经配置以控制与将数据写入到耦合到存储器控制器115的存储器装置110的一或多个存储器单元、从所述一或多个存储器单元读取数据或擦除所述一或多个存储器单元相关联的存储器操作的电路系统或组件。阵列控制器135可包含错误校正码(ecc)组件140，其可尤其包含经配置以检测或校正与将数据写入到耦合到存储器控制器115的存储器装置110的一或多个存储器单元或从所述一或多个存储器单元读取数据相关联的错误的ecc引擎或其它电路系统。存储器控制器115可经配置以主动检测与数据的各种操作或存储相关联的错误发生(例如位错误、操作错误等)及从所述错误发生恢复，同时维持在主机与存储器装置110之间传送的数据的完整性或维持经存储数据的完整性(例如，使用冗余raid存储等)，且可移除(例如引退)失效存储器资源(例如存储器单元、存储器阵列、页、块等)以防止未来错误。
31.在一些实例中，存储器阵列可包括数个nand裸片，且用于特定nand裸片的存储器控制器115的一或多个功能可经实施于所述特定裸片上的裸片上控制器上。还可利用控制功能性的其它组织及划定，例如每一裸片、平面、超级块、块、页及类似物的控制器。
32.存储器阵列120可包含布置成(例如)数个装置、半导体裸片、平面、子块、块或页的若干存储器单元。在操作中，数据通常以页写入到nand存储器装置110或从nand存储器装置110读取，且以块擦除。然而，一或多个存储器操作(例如读取、写入、擦除等)可视期望对更大或更小群组的存储器单元执行。nand存储器装置110的数据传送大小通常称为页；而主机的数据传送大小通常称为扇区。
33.尽管数据页可包含用户数据(例如包含数个数据扇区的数据有效负载)及其对应元数据的数个字节，但页的大小通常仅指代用于存储用户数据的字节数目。作为实例，具有4kb的页大小的数据页可包含4kb的用户数据(例如呈现512b的扇区大小的8个扇区)及对应于用户数据的元数据的数个字节(例如32b、54b、224b等)，例如完整性数据(例如错误检测或校正码数据)、地址数据(例如逻辑地址数据等)或与用户数据相关联的其它元数据。
34.不同类型的存储器单元或存储器阵列120可提供不同页大小，或需要与其相关联的不同量的元数据。例如，不同存储器装置类型可具有不同位错误率，此可导致确保数据页的完整性所需的不同量的元数据(例如，具有较高位错误率的存储器装置需要比具有较低位错误率的存储器装置更多的错误校正码数据字节)。作为实例，多电平单元(mlc)nand快闪装置可具有比对应单电平单元(slc)nand快闪装置高的位错误率。因而，mlc装置需要比对应slc装置更多的元数据字节用于错误数据。
35.图2是说明包含组织成块(例如块a 201a、块b 201b等)及子块(例如子块a
0 201a0、
子块a
n 201a
n
、子块b
0 201b0、子块b
n 201b
n
等)的数串存储器单元(例如第一到第三a0存储器串205a0到207a0、第一到第三a
n
存储器串205a
n
到207a
n
、第一到第三b0存储器串205b0到207b0、第一到第三b
n
存储器串205b
n
到207b
n
等)的3d nand架构半导体存储器阵列200的实例的示意图。存储器阵列200表示常见于存储器装置的块、装置或其它单元中的较多类似结构的一部分。
36.每一串存储器单元包含在z方向上源极到漏极堆叠于源极线(src)235或源极侧选择门(sgs)(例如第一到第三a
0 sgs 231a0到233a0、第一到第三a
n sgs 231a
n
到233a
n
、第一到第三b
0 sgs 231b0到233b0、第一到第三b
n sgs 231b
n
到233b
n
等)与漏极侧选择门(sgd)(例如第一到第三a
0 sgd 226a0到228a0、第一到第三a
n sgd 226a
n
到228a
n
、第一到第三b
0 sgd 226b0到228b0、第一到第三b
n sgd 226b
n
到228b
n
等)之间的电荷存储晶体管(例如浮动栅极晶体管、电荷俘获结构等)的数个层级。3d存储器阵列中的每一串存储器单元可沿着x方向布置为数据线(例如位线(bl)bl0到bl2 220到222)，且沿着y方向布置为物理页。
37.在物理页内，每一层级表示一行存储器单元，且每一串存储器单元表示一列。子块可表示一或多个物理页。块可包含数个子块(或物理页)(例如128个、256个、384个等)。尽管本文中说明为具有两个块，每一块具有两个子块，每一子块具有单个物理页，每一物理页具有三串存储器单元，且每一串具有8个存储器单元层级，但在其它实例中，存储器阵列200可包含更多或更少块、子块、物理页、存储器单元串、存储器单元或层级。例如，每一串存储器单元可视期望包含更多或更少层级(例如16个、32个、64个、128个等)及电荷存储晶体管(例如选择门、数据线等)上方或下方的一或多个额外半导体材料层级。作为实例，48gb tlc nand存储器装置可包含每页18,592个数据字节(b)(16,384 2208个字节)、每块1536页、每平面548个块及每装置4个或多于4个平面。
38.存储器阵列200中的每一存储器单元包含耦合到(例如，电或以其它方式可操作地连接到)存取线(例如字线(wl)wl00到wl7
0 210a到217a、wl01到wl7
1 210b到217b等)的控制栅极(cg)，所述存取线视期望共同耦合跨特定层级或层级的一部分的控制栅极(cg)。3d存储器阵列中的特定层级及相应地串中的特定存储器单元可使用相应存取线存取或控制。选择门群组可使用各种选择线存取。例如，第一到第三a
0 sgd 226a0到228a0可使用a
0 sgd线sgda
0 225a0存取，第一到第三a
n sgd 226a
n
到228a
n
可使用sgd线sgda
n 225a
n
存取，第一到第三b
0 sgd 226b0到228b0可使用b
0 sgd线sgdb
0 225b0存取，且第一到第三b
n sgd 226b
n
到228b
n
可使用b
n sgd线sgdb
n 225b
n
存取。第一到第三a
0 sgs 231a0到233a0及第一到第三a
n sgs 231a
n
到233a
n
可使用栅极选择线sgs
0 230a存取，且第一到第三b
0 sgs 231b0到233b0及第一到第三b
n sgs 231b
n
到233b
n
可经由栅极选择线sgs
1 230b存取。
39.在实例中，存储器阵列200可包含经配置以耦合阵列的相应层级的每一存储器单元的控制栅极(cg)或选择栅极(或cg或选择栅极的一部分)的数个半导体材料(例如多晶硅等)层。阵列中的特定存储器单元串可使用位线(bl)及选择栅极等的组合存取、选择或控制，且特定串中的一或多个层级处的特定存储器单元可使用一或多个存取线(例如wl)存取、选择或控制。
40.图3说明包含布置成串(例如第一到第三串305到307)及层级(例如，说明为相应字线(wl)wl0到wl7 310到317、漏极侧选择门(sgd)线325、源极侧选择门(sgs)线330等)的二维阵列的多个存储器单元302及感测放大器或装置360的nand架构半导体存储器阵列300的
一部分的实例示意图。例如，存储器阵列300可说明例如图2中说明的3d nand架构半导体存储器装置的存储器单元的一个物理页的一部分的实例示意图。
41.每一串存储器单元使用相应源极侧选择门(sgs)(例如第一到第三sgs 331到333)耦合到源极线(src)，且使用相应漏极侧选择门(sgd)(例如第一到第三sgd 326到328)耦合到相应数据线(例如第一到第三位线(bl)bl0到bl2 320到322)。尽管在图3的实例中说明为具有8个层级(例如，使用字线(wl)wl0到wl7 310到317)及三个数据线(bl0到bl2 326到328)，但其它实例可视期望包含具有更多或更少层级或数据线的存储器单元串。
42.在nand架构半导体存储器阵列(例如实例存储器阵列300)中，所选择的存储器单元302的状态可通过感测与含有所选择的存储器单元的特定数据线相关联的电流或电压变化来存取。存储器阵列300可(例如，通过控制电路、一或多个处理器、数字逻辑等)使用一或多个驱动器存取。在实例中，一或多个驱动器可通过将特定电势驱动到一或多个数据线(例如位线bl0到bl2)、存取线(例如字线wl0到wl7)或选择门来激活特定存储器单元或存储器单元组，其取决于期望对特定存储器单元或存储器单元组执行的操作的类型。
43.为了将数据编程或写入到存储器单元，可将编程电压(vpgm)(例如一或多个编程脉冲等)施加到所选择的字线(例如wl4)且因此施加到耦合到所选择的字线的每一存储器单元的控制栅极(例如耦合到wl4的存储器单元的第一到第三控制栅极(cg)341到343)。编程脉冲可(例如)以15v或接近15v开始，且在特定实例中可在每一编程脉冲施加期间增大量值。当编程电压施加到所选择的字线时，电势(例如接地电势vss)可施加到旨在用于编程的存储器单元的数据线(例如位线)及衬底(及因此源极与漏极之间的沟道)，从而导致从沟道到目标存储器单元的浮动栅极的电荷传送(例如直接注入或福勒
‑
诺德汉(fn)穿隧等)。
44.相比来说，通过电压(v
pass
)可施加到具有不旨在用于编程的存储器单元的一或多个字线，或抑制电压(例如vcc)可施加到具有不旨在用于编程的存储器单元的数据线(例如位线)以(例如)抑制电荷从沟道传送到此类非目标存储器单元的浮动栅极。通过电压可改变，其(例如)取决于经施加通过电压与旨在用于编程的字线的接近性。抑制电压可包含相对于接地电势vss的供应电压(vcc)，例如来自外部源或供应器(例如电池、ac到dc转换器等)的电压。
45.作为实例，如果将编程电压(例如15v或更大)施加到特定字线(例如wl4)，那么可将10v的通过电压施加到一或多个其它字线(例如wl3、wl5等)以抑制非目标存储器单元的编程或保存存储于不旨在用于编程的此类存储器单元上的值。随着经施加编程电压与非目标存储器单元之间的距离增大，制止编程非目标存储器单元所需的通过电压可减小。例如，当将15v的编程电压施加到wl4时，可将10v的通过电压施加到wl3及wl5，可将8v的通过电压施加到wl2及wl6，可将7v的通过电压施加到wl1及wl7，等等。在其它实例中，通过电压或字线的数目等可更高或更低或更多或更少。
46.耦合到数据线(例如第一、第二或第三位线(bl0到bl2)320到322)中的一或多者的感测放大器360可通过感测特定数据线上的电压或电流来检测相应数据线中每一存储器单元的状态。
47.在施加一或多个编程脉冲(例如vpgm)之间，可执行验证操作以确定所选择的存储器单元是否已达到其预期编程状态。如果所选择的存储器单元已达到其预期编程状态，那么可抑制其进一步编程。如果所选择的存储器单元未达到其预期编程状态，那么可施加额
外编程脉冲。如果所选择的存储器单元在特定数目(例如最大数目)个编程脉冲之后未达到其预期编程状态，那么所选择的存储器单元或与此所选择的存储器单元相关联的串、块或页可被标记为有缺陷。
48.为了擦除存储器单元或一群组的存储器单元(例如，通常以块或子块执行擦除)，可将擦除电压(vers)(例如通常为vpgm)施加到旨在用于擦除的存储器单元的衬底(及因此源极与漏极之间的沟道)(例如，使用一或多个位线、选择门等)，同时使目标存储器单元的字线保持一电势(例如接地vss)，从而导致从目标存储器单元的浮动栅极到沟道的电荷传送(例如直接注入或福勒
‑
诺德汉(fn)穿隧等)。
49.图4是说明包含具有多个存储器单元404的存储器阵列402及提供与存储器阵列402的通信或对存储器阵列402执行一或多个存储器操作的一或多个电路或组件的存储器装置400的实例的框图。存储器装置400可包含行解码器412、列解码器414、感测放大器420、页缓冲器422、选择器424、输入/输出(i/o)电路426及存储器控制单元430。
50.存储器阵列402的存储器单元404可布置成块，例如第一块402a及第二块402b。每一块可包含子块。例如，第一块402a可包含第一子块402a0及第二子块402a
n
，且第二块402b可包含第一子块402b0及第二子块402b
n
。每一子块可包含数个物理页，每一页包含数个存储器单元404。尽管本文中说明为具有两个块，每一块具有两个子块，且每一子块具有数个存储器单元404，但在其它实例中，存储器阵列402可包含更多或更少块、子块、存储器单元等。在其它实例中，存储器单元404可布置成数个行、列、页、子块、块等，且使用(例如)存取线406、第一数据线410或一或多个选择门、源极线等存取。
51.存储器控制单元430可根据在控制线432上接收的一或多个信号或指令(例如，包含指示期望操作(例如写入、读取、擦除等)的一或多个时钟信号或控制信号)或在一或多个地址线416上接收的地址信号(a0到ax)来控制存储器装置400的存储器操作。存储器装置400外部的一或多个装置可控制控制线432上的控制信号或地址线416上的地址信号的值。存储器装置400外部的装置的实例可包含(但不限于)图4中未说明的主机、存储器控制器、处理器或一或多个电路或组件。
52.存储器装置400可使用存取线406及第一数据线410来传送到(例如写入或擦除)或来自(例如读取)存储器单元404中的一或多者的数据。存储器控制单元430可包含耦合到行解码器412、列解码器414及i/o电路426的状态机431。状态机413还可输出快闪存储器的例如ready/busy或pass/fail的状态数据。在一些设计中，状态机413可经配置以管理编程过程。行解码器412及列解码器414可接收及解码来自地址线416的地址信号(a0到ax)，确定将存取哪些存储器单元404，且将信号提供到存取线406(例如多个字线(wl0到wlm)中的一或多者)或第一数据线410(例如多个位线(bl0到bln)中的一或多者)中的一或多者，例如上文描述。
53.存储器装置400可包含经配置以使用第一数据线410确定存储器单元404上的数据的值(例如读取)或确定写入到存储器单元404的数据的值的感测电路系统，例如感测放大器420。例如，在存储器单元404的所选择的串中，感测放大器420中的一或多者可响应于读取电流在存储器阵列402中流动通过所选择的串到数据线410而读取所选择的存储器单元404中的逻辑电平。
54.存储器装置400外部的一或多个装置可使用i/o线(dq0到dqn)408、地址线416(a0
到ax)或控制线432与存储器装置400通信。输入/输出(i/o)电路426可使用i/o线408根据例如控制线432及地址线416将数据值传送入或传送出存储器装置400，例如传送入或传送出页缓冲器422或存储器阵列402。页缓冲器422可在将从存储器装置400外部的一或多个装置接收的数据编程到存储器阵列402的相关部分中之前存储所述数据，或可在将从存储器阵列402读取的数据发射到存储器装置400外部的一或多个装置之前存储数据。
55.列解码器414可接收地址信号(a0到ax)，且将其解码成一或多个列选择信号(csel1到cseln)。选择器424(例如选择电路)可接收列选择信号(csel1到cseln)且选择页缓冲器422中表示从存储器单元404读取或编程到存储器单元404中的数据的值的数据。所选择的数据可使用第二数据线418在页缓冲器422与i/o电路426之间传送。
56.存储器控制单元430可从外部源或供应器(例如内部或外部电池、ac到dc转换器等)接收正及负供应信号，例如供应电压vcc 434及接地电势vss 436。在某些实例中，存储器控制单元430可包含在内部提供正或负供应信号的调节器428。
57.在各个实例中，存储器装置的行解码器(例如图4的行解码器412)可包含经配置以将特定量值的供应电压转移到存储器单元的存取线(例如全局字线(gwl))的高压(hv)移位器。图5是说明行解码器中的现有技术字线(wl)驱动器501a到501n的实例的框图。wl驱动器501a到501n可经提供用于块中的所有wl 550。每一wl驱动器可包含用于将若干可能电压中的一者耦合到相应wl以编程、擦除或读取相应行中的存储器单元的hv移位器。以wl驱动器501a为例，每一wl驱动器可包含经配置以接收具有相应量值的供应电压的若干电压节点512到528。电压节点512到528通过根据所选择行的存储器单元的操作启用的开关520来耦合到相应wl 550。开关520可为由例如电荷泵电路(未展示)的hv移位器510或由所属领域的技术人员已知的其它构件控制的nmos晶体管。当启用时，hv移位器510提供电压以接通晶体管开关520且将相应电压节点512到528耦合到所选择的wl 550。另外，每一wl驱动器可包含耦合到wl 550的备用开关562及电压放电电路564。备用开关562在存储器块无效时启用，及在存储器块接收用于存储器操作的命令时停用。电压放电电路564(通常包含用于致使电容性存储于相应wl 550上的任何电压(包含存储于耦合到wl 550的电容器(例如电容器515)上的电压)的高阻抗)在存储器操作完成之后放电以准备下一命令。
58.wl驱动器501包含：编程块502，其在编程操作期间将编程电压施加到经选择用于编程的wl 550中的一者；读取块506，其在读取操作期间将若干读取电压中的一者施加到经选择用于读取的wl 550；及启用块504，其在编程或读取操作期间将两个启用电压中的一者施加到未经选择wl 550。由编程块502供应的编程电压必须足够大以在编程所选择的存储器单元时将电荷存储于浮动栅极上。当启用开关520时，编程节点512经串联连接到电阻器513及电容器515，电阻器513及电容器515组合用作在供应电压施加到wl 550之间过滤电压的低通滤波器511。低通滤波器511用作在施加到wl 550的信号转变到高压电平或低压电平时最小化由于wl到wl耦合的干扰的延迟元件。在编程操作期间，启用块504将编程启用电压从编程启用节点514施加到未经选择用于编程的wl 550中的相应者。如上文描述，足以接通所有未经选择存储器单元14的电压必须施加到其它行的wl 550以编程所选择的行。
59.类似地，在读取操作期间，读取块506将读取电压施加到经选择用于读取的相应wl 550。由于存储器单元能够将多个电荷电平的多个数据位存储于其浮动栅极上，所以可通过一或多个偏压电压节点524到528取得若干读取电压。在读取操作期间，如果wl未经选择用
于读取以接通未经选择行的存储器单元14，那么启用块504将读取启用电压从读取启用节点516施加到wl 550中的相应者，如先前描述。
60.如上文提及，相应wl驱动器501a到501n经提供用于块中的所有wl 550。例如，针对含有32行存储器单元的块，必须提供32个wl驱动器501。必须专用于此类wl驱动器的半导体裸片上的面积通过在快闪存储器块中使用多电平存储器单元来进一步增大，因为随着更多位存储于存储器单元中，更多电压电平必须由wl驱动器中的每一者供应。明确来说，所供应的每一额外电压需要额外电压节点并入wl驱动器501电路系统中或由一些其它电路系统并入。因此，随着供应到选择存储器单元的读取电压的数目增加，驱动器501中的每一者需要额外电路系统。因此，存储器芯片必须容纳更多较大驱动器501，从而导致大芯片布局面积及大裸片大小。大量组件需要半导体裸片上的大量面积，从而增加具有使用wl驱动器501的行解码器的非易失性存储器装置的成本。因此，未满足非易失性存储器装置及方法减小wl驱动器501的电路大小以减小整体存储器芯片布局面积及裸片大小的需要。
61.如先前论述，hv移位器设计的一个挑战是敏感晶体管由于供应到其的实质栅极到沟道应力而降级。此降级的补偿通常需要hv移位器中存在占用更大芯片面积且增加hv移位器复杂性及成本的大量晶体管。通过实例，图6是说明用于将从输入端口接收的输入电压转移到耦合到一或多个存取线(例如块中的gwl或wl)的输出端口以选择性读取、编程或擦除存储器单元的现有技术hv移位器600的示意图。
62.hv移位器600包含低压控制电路610、补偿器电路620及信号传送电路630。低压控制电路610包含低压晶体管，其包含例如pmos晶体管612、615及616及nmos晶体管611、613及614。供应电压vcc及移位器启用信号“enable”可经施加到低压控制电路610以控制发射电路630的传导且借此控制hv移位器600的输出电压。特定来说，“enable”信号经连接到构成反相器的nmos 611及pmos 612的栅极。nmos 611具有连接到接地电势vss的源极，且pmos 612具有连接到供应电压vcc的源极。形成节点618的所述反相器的输出经连接到nmos 614及pmos 615的栅极。pmos 615具有连接到vcc的源极及连接到nmos 614的漏极的漏极。补偿器启用信号“hvp_protect_enn”经耦合到nmos 613及pmos 616的栅极以控制由补偿器电路620产生的补偿信号传递到信号传送电路630。pmos 616具有连接到vcc的源极及连接到nmos 614的漏极的漏极。pmos 615、nmos 614及nmos 613串联连接且耦合于vcc与vss之间。
63.补偿器电路620包含高压晶体管，例如各自具有负阈值电压(vth)的一对高压nmos晶体管hvd 621a及hvd 621b、各自具有正vth的高压nmos晶体管hvn 623及hvn 651及高压pmos晶体管(hvp)622。hvd 621a及621b具有约
‑
1.5v的vth。hvn 623及651是各自具有约0.8v的正vth的标准高压nmos晶体管。hvp 622具有约1.5v的正vth。5v。高压支持信号“hv_support”可经供应到hvd 621a到621b的漏极。hvd 621a到621b的源极经连接到串联连接的hvp 622的源极。hv_support通过hvd 621a到621b及hvp 622将补偿信号提供到信号传送电路630以补偿其中的晶体管降级。
64.信号传送电路630可包含各自具有负阈值电压(vth)的一对高压nmos晶体管(hvd)631a及631b及串联连接到hvd 631a到631b且耦合于高压输入信号“hv_input”与输出节点“hv_output”之间的hvp 641。hvd 631a到631b各自具有约
‑
1.5v的vth。hvp 641具有约1.5v的正vth。hvd 631a到631b的漏极经耦合到hv_input信号。hvp 641的漏极经连接到hv_output。信号传送电路630将补偿信号耦合到hvp 641以补偿与hvp 641的经提高阈值电压
(vth)相关联的由于实质栅极到沟道应力的降级。降级可发生于例如高压pmos晶体管(hvp)641的晶体管在高压栅极到沟道应力下操作时。晶体管降级的表示是经增大阈值电压(vth)。关于经增大vth，经降级晶体管(例如hvp 641)可能无法完全将高输入电压(hv_input)传送到hv移位器的输出(hv_output)及接着传送到存取线(例如gwl或wl)以选择性操作存储器单元。例如，如果不存在降级，那么vcc减去高压nmos晶体管(hvd)631a或631b的vth的偏压电压(即，vcc
‑
1.5v)可足以致使hvd 631a到631b及hvp 641由于hvd 631a到631b及hvp 641的负阈值电压(其约为
‑
1.5v)而导电。期望保持相对较低偏压电压以预防低压控制电路610中的低压晶体管击穿。然而，当hvp 641变成降级且hvp 641的vth已增大时，偏压电压vcc
‑
1.5v不会高到足以接通hvd 631a到631b及hvp 641以可靠地将全输入电压传送到输出端口。因而，为了补偿hvp 641的降级，需要较高栅极电压来操作经降级晶体管。
65.图7是说明hv移位器600的包含晶体管降级的电压电平移位及补偿的操作的时序图。最初，在备用状态期间，移位器启用信号“enable”以vcc设置到高态。“enable”信号经耦合到低压控制电路610的nmos 611及pmos 612的栅极，从而接通nmos 611且切断pmos 612。连接到nmos 611的漏极的节点618及node_a被拉到接地电势vss。晶体管hvn 623使其栅极连接到vcc及使漏极连接到node_a。当hvn 623导电时，经连接到hvn 623的源极的node_c也呈低态(vss)。node_a经连接到hvd 621a的栅极，且node_c经连接到hvd 621b的栅极。当node
‑
a及node_c两者呈低态时，hvd 621a到621b不导电。连接到node_b的hvd 621a到621b的源极与连接到hvd 621a到621b的漏极的hv_support断开。hvp 622具有连接到“enable”(处于vcc电平)的栅极，因此不导电。因而，node_b保持在接地电势vss。
66.node
‑
c经连接到hvd 631a到631b的栅极。node_a处的接地电势vss经由导电的高压nmos晶体管(hvn)651传送到hv_output。所传送的低压经施加到hvd 631b的栅极。因为node_a及node
‑
c两者呈低态，所以hvd 631a到631b不导电。连接到hvd 631a到631b的源极的node_d与hv_input断开；因此，node_d保持在接地vss。连接到pmos 615的栅极的节点618处的低压接通pmos 615，从而以vcc将node_e(连接到pmos 615的漏极)设置到逻辑高。
67.在时间t0，“enable”信号经翻转到低态(接地电势vss)以启用hv移位器。nmos 611被切断且pmos 612被接通，且node_a以vcc升高到高态。hvd 621a因此导电。由于hvd 621a具有负阈值电压(约
‑
1.5v)，所以连接到node_b的hvd 621a的源极因此升高到vcc 1.5v。此展示为node_b处的第一电压上升。hvp 622由于低栅极电压(连接到“enable”)而导电，此使node_c跟随node_b，展示为node_c处到vcc 1.5v的第一电压上升。hvd 621a到621b的栅极分别经连接到node_a及node_c。hvd 621a到621b各自具有负阈值电压(vth，约
‑
1.5v)。由于hvd 621a到621b导电，所以hvd 621a到621b的源极(连接到node_d)升高到比栅极电压(连接到node_c)高1.5v的电平。由于node_c是vcc 1.5v，所以node_d处的电压约为vcc 3v。
68.node_a处的高压经连接到nmos 614的栅极以接通nmos 614。此时，补偿器启用信号hvp_protect_enn被设置到高态，从而接通nmos 613。因此，node_e处于接地电势vss。hvp 641使其栅极连接到node_e，因此导电。node_d经连接到hvp 641的源极，且hv_output经连接到hvp 641的漏极。输出电压hv_output因此跟随node_d，从而达到约vcc 3v的电势。
69.由于hvd 621a到621b导电，所以hv_support可沿着补偿器电路620中的路径传送。从时间t1起，node_b处的电压从vcc 1.5v上升直到完全传送hv_support，且使node_b升高到hv_support。由于hvp 622仍导电，所以node_c跟随node_b上升到hv_support。此在图7中
展示为node_c及node_d处到hv_support的的第二电压上升。如先前论述，hvd 631a导电，从而导致node_d(连接到hvd 631a的源极)的电压比node_c(连接到hvd 631a的栅极)处的电压高hvd 631a的vth。因此，当node_c从vcc 1.5v上升到hv_support时，node_d相应地从vcc 3.0v上升到hv_support 1.5v。输出电压hv_output经由导电hvp 641跟随node_d电压上升到hv_support 1.5v。此展示为node_d及hv_output处到hv_support 1.5v的第二电压上升。
70.由于hvd 631a到631b导电，所以hv_input可沿着信号传送电路630node_d处的路径传送。在node_d达到hv_support 1.5v的潜伏期之后，在时间t2，node_d处的电压可进一步从hv_support 1.5v上升直到hv_input在时间t3完全传送到node_d。输出电压hv_output跟随node_d电压上升到hv_input。此展示为node_d及hv_support处到hv_input的第三电压上升。
71.hv_input可根据存储器单元操作来选择。例如，当hv移位器600用于将hv_output供应到字线(例如gwl)以读取或编程存储器单元时，hv_input可约为7到10v以读取存储器单元，或约为20到30v以编程存储器单元。
72.通过hvp 641将高压hv_input传送到hv_output以对存储器单元执行各种高压操作会使hvp 641经受高压“栅极到沟道”应力。此会升高阈值vth且使hvp 641的性能降级。图7说明释放hvp 641上的应力的解决方案。在通过hvp 641的延长电压传送之后，在时间t4，hvp_protect_enn以vss复位到低态。使其基极连接到hvp_protect_enn且使漏极连接到node_e的pmos 616导电且将漏极(及因此node_e)电压升高到vcc。供应到hvp 641的栅极的vcc可由于高压传送而缓解应力。
73.现有技术hv移位器600具有若干缺点。首先，如图7中说明，在hv_input通过hvp 641完全传送到hv_output之后，hvp 641的栅极(在node_e处)为了缓解施加到hvp 641的应力而切换到vcc。然而，即使存在此缓解，但由于hv_input保持高态(例如约30v)，所以hvp 641会由于施加到hvp 641的非常高hv_input而继续降级。其次，hv移位器600包括大量高压晶体管，其占用大量空间且导致大裸片大小。为了减轻pmos降级，包含补偿器电路620来补偿hvp(例如hvp 641)的经增大阈值电压。尽管高于vcc的hv_support能够用经提高vth接通经降级hvp 641，但补偿器电路620包括许多高压晶体管(hvn 623、hvd 621a到621b及hvp 622)，此会增加hv移位器的大小、复杂性及成本。一些此类高压晶体管特别容易在高hv_support时受栅极到沟道应力攻击。因而，hv移位器600中的hv_support通常经设计为足够低(例如，在实例中约7v)以免使hvp降级。再者，例如移位器600的常规hv移位器缺少资源共享且会导致大芯片大小。在3d nand存储器芯片中，通常存在许多高压源及许多字线。如图5中说明，每一wl驱动器(用于驱动特定wl)需要大量专用hv移位器。最后，需要在芯片中实施大量hv移位器，此基本上会增大芯片大小。针对至少上述原因，需要hv移位器改进补偿或减少例如高压晶体管的晶体管的降级的性能，同时减小hv移位器的电路大小及复杂性，使得可减小整体芯片布局面积及裸片大小。
74.图8是说明根据本文中论述的标的物的一个实施例的具有减少晶体管降级的hv移位器800的实例的示意图。hv移位器800改进现有技术hv移位器600以使用基本上更少晶体管来更有效预防晶体管(例如hvp 641)降级，且可因此减小hv移位器的大小及复杂性。
75.hv移位器800可包含低压控制电路810、晶体管保护器电路820及信号传送电路830。低压控制电路810是图6的低压控制电路610的经改进变体。此外，低压晶体管613及616
及补偿器启用信号输入hvp_protect_enn从低压控制电路810移除。预防pmos降级可代以由晶体管保护器电路820执行，晶体管保护器电路820代替图6中的hv移位器600的补偿器电路620。晶体管保护器电路820包含两个控制电压信号hv_contorl_1及hv_contorl_2及高压支持信号hv_support。hv_contorl_1信号可经耦合到高压nmos晶体管(hvn)821的栅极。hv_control_2信号可经耦合到另一hvn 822的栅极。hv_support信号可经连接到hv 822的漏极。hvn 821及hvn 822代替图6中的hv移位器600的补偿器电路620的五个hv晶体管(hvd 621a到621b、hvn 623、hvp 622及hvd 631a)。与已经由hv_support发生(例如hvp 641的经增大阈值电压)的补偿晶体管(例如hvp 641)降级的补偿器电路620相比，晶体管保护器电路820可经配置以预防信号发射电路830的hv晶体管(例如hvp 641)降级，如下文将论述。
76.hv_contorl_1及hv_contorl_2信号可使用相应控制信号产生器产生。hv_support信号可由支持信号产生器产生。这些信号产生器可经定位于芯片的外围区中。所述信号产生器的实例在下文例如参考图9a到9c论述。因为晶体管保护器电路820使用比补偿器电路620更少的晶体管(例如仅hvn 821及822)，所以可基本上减小芯片的整体大小。
77.信号传送电路830是图6中的hv移位器600的信号传送电路630的变体。信号传送电路830可包含串联连接且耦合于高压输入“hv_input”与输出“hv_output”之间的高压nmos晶体管hvd 631b及hvp 641。hvd 631b的漏极经连接到hv_input，且hvp 641的漏极经连接到hv_output。hv_input信号可经由hvd 631b及hvp 641传送到hv_output。信号传送电路830还可经连接到晶体管保护器电路820以预防与经提高阈值电压(vth)相关联的例如由于在电压传送期间由施加到hvp 641的高压强加的栅极到沟道应力的hvp 641降级。
78.图9a到9c是说明用于产生控制信号(hv_control_1及hv_control_2)及应力消除信号(hv_support)以减少hv移位器中的pmos降级的信号产生器的实例的图。这些信号产生器可各自包含经配置以在指定电压的高压源与接地电势vss之间作出选择且将所选择的电压耦合到晶体管保护器电路820的相应组件的相应高压多路复用器(mux)。高压源可包含经配置以提供指定量值的电压的电荷泵或外部电力供应器。特定来说，图9a说明第一高压控制电路(hvc1)910，其可产生经由相应开关/晶体管912及914在第一高压源hv1与vss之间作出选择的第一控制信号hv_control_1。电压源hv1可为电荷泵或外部电源。在实例中，hv1约为5v。在备用状态期间，开关/晶体管912导电，从而将hv_control_1设置到hv1的电压电平。此高压可用于将全vcc传送到hvp 641。图9b说明第二高压控制电路(hvc2)920，其可产生经由相应开关/晶体管922及924在第二高压源hv2(例如电荷泵或外部电源)与vss之间作出选择的第二控制信号hv_control_2。在实例中，hv2约为20v。在备用状态期间，开关/晶体管922导电，从而将hv_control_2设置到hv2的电压电平。在实例中，hv2约为20v。此高压可用于将应力消除信号hv_support(其约处于hv3的电平)传送到hvp 641。图9c说明高压支持电路(hvs)930，其可产生经由相应开关/晶体管932及934在第二高压源hv3(例如电荷泵或外部电源)与vss之间作出选择的应力消除信号hv_support。在实例中，应力消除信号约为15v。在备用状态期间，开关/晶体管932导电，从而将源hv3连接到hv_support。此高压可用于缓解栅极到沟道应力。
79.图10是说明所选择的hv移位器的操作的时序图1000。移位器可通过将“enable”信号设置到接地电势vss来选择。在初始备用状态期间，“enable”信号被置于逻辑高电势(vcc)，使得没有hv移位器被激活。控制信号hv_control_1经由hvc1 910设置到hv1。hv_
control_2及hv_support两者分别经由hvc2 920及hvs 930设置到vss。由于“enable”呈高态，所以nmos 611导电且pmos 612不导电。节点618处的电压处于vss的电势，因此pmos 615导电且nmos 614不导电，从而将节点812处的电压拉到基本上等于vcc的电平。812处的电压是用于在备用状态期间加偏压于hvp 641的偏压电压。hvn 821的栅极由hv_control_1控制。hv_control_1处的hv1(例如约5v)致使hvn 821导电，且节点812处的偏压电压可经传送到node_a，从而将node_a处的电压升高到约vcc。hv_control_1处的足够高电hv1可确保在备用状态期间全vcc传送到node_a。同时，nmos 611及hvn 651两者导电，且hvd 631b的栅极以vss呈低态。因此，连接到node_b的hvd 631b的源极由于hvd 631b的负阈值(约
‑
1.5v)而在约1.5v处浮动。因为hvn 651仍导电，所以节点618处的接地电势vss经传送到hvn 651的源极，从而将hv_output设置到vss。
80.在t0，“enable”信号经翻转到低态以选择所关注的移位器。三个高压供应(hv_control_1、hv_control_2及hv_support)保持不变。低“enable”信号致使pmos 612导电且nmos 611关闭，借此将节点618设置到逻辑高电平。此致使pmos 615不导电且nmos 614导电，从而将节点812带到基本上接地电势vss。因为hv_control_1被设置到hv1且使hvn 821导电，所以node_a跟随节点812处的电压且下降到接地电势vss。接着，使其栅极连接到node_a的hvp 641导电。此致使hv_output(连接到hvp 641的漏极)以类似于node_b处的电压的方式上升。节点618处的高压通过导电hvn 651传送到hvd 631b的栅极。hvd 631b因此导电，且将输入电压hv_input传送到hvd 631b的源极及node_b。通过导电hvp 641，高压输入hv_input可以hv_output传送到输出端口。因而，node_b及hv_output两者上升直到完全达到基本上等于hv_input的值。
81.在从t0流逝特定时段(t_control)之后，在时刻t1，控制信号hv_control_1可经由hvc1 910切换到接地电势vss。在实例中，可监测输出电压hv_output，且hv_control_1可响应于经监测hv_output基本上达到输入电压hv_input(标记t_control结束的时间(t2))而从vcc切换到vss。在使hv_control_1信号下降到vss的约0.3到0.5微秒的下降时间之后，在t2，另一高压源hv_control_2可经由hvc2 920切换到高压供应hv2(例如约20v)，且hv_support可经由hvs 930切换到高压供应hv3(例如约15v)。足够高hv2可在施加到hvn 822的栅极时致使hvn 822导电且确保hv_support电压(其在此时设置到hv3)完全传送到node_a。
82.传送到node_a的高压(hv3)经施加到hvp 641的栅极，且可将大量应力置于hvp 641上。hv移位器800被带到高应力状态中。此时，node_b(连接到hvp 641的源极)及hv_output(连接到hvp 641的漏极)两者处于hv_input。高应力状态可持续指定时段t_high_stress，在此期间，hv移位器800被激活，且hv_output被供应到例如wl或gwl的存取线。所传送的高压可用于选择性编程、擦除或读取存储器装置中的一或多个存储器单元。hv移位器800保持有效(其中wl及gwl由hv_output充电以对存储器单元执行指定操作)直到在t3，操作完成且“enable”信号被复位到vcc。三个高压源经复位到其相应备用状态：hv_control_1被设置到hv1，且hv_control_2及hv_support两者被设置到接地电势vss。接着，释放hvp 641处的高压。因此，node_a翻转回到vcc，且node_b通过hv_output放电，其变成逻辑低(接地电势vss)。hvp的栅极是vcc(node_a)。因为hvp 641的vth是
‑
1.5v，所以node_b不能低于vcc 1.5v。hv_output下降回到vss。
83.图11是说明未经选择hv移位器的操作的时序图1100。为了取消选择移位器，
“
enable”可维持在逻辑高电平(例如vcc)。高压控制信号hv_control_1及hv_control_2及hv_support信号可分别使用hvc1 910、hvc2 920及hvs 930以类似于上文参考图10论述的所选择的移位器的方式可操作地耦合到hv移位器800。应注意，由于“enable”信号保持高态用于未经选择移位器，所以在t_control期间无事件发生(例如一或多个组件或节点处的逻辑状态改变)。例如，节点812处的电压及node_a处的电压不翻转到vss(如同所选择的hv移位器的情况，如图10中展示)，因为“enable”信号维持在vcc直到时间t1。t_control在图11中仅为了与图10中说明的所选择的移位器的事件时序比较而展示。
84.在t1，hv_contorl_1经由hvc1 910从hv1切换到接地电势vss。如上文针对参考图9的所选择的移位器论述，在从t1起的0.3到0.5μs之后，电压源hv_control_2及hv_support可经翻转到相应高压hv2及hv3。足够高hv2施加到hvn 822的栅极以确保hv_support(处于hv3的电平)完全传送到node_a。连接到node_a的hvp 641的栅极经升高到未经选择hv移位器中的hv_support(处于hv3的电平)。node_a处hv_support(hv3)的高电平可将大量应力置于hvp 641上。此将hv移位器带到高应力状态。如图11中展示，针对未经选择hv移位器，node_b及hv_output具有不同于图10中展示的所选择的hv移位器的相对物的电压分布。因为“enable”信号以vcc保持高态，所以nmos 611导电且hv_output自始至终保持在逻辑低电平vss。node_b由于hvd 631b的负阈值电压(约
‑
1.5v)而保持在浮动1.5v。
85.与hv移位器600相比，hv移位器电路800具有若干优点。首先，其导致由hv移位器电路占用的硅面积减小。如图8中展示，可消除hv移位器600中的许多晶体管(例如低压nmos 613及616及hv晶体管621a到621b、623、622及631a)。单个hv移位器800可由多个存储器单元阵列块共享，借此减小芯片布局面积。在一些实例中，包含用于分别产生高压信号hv_control_1、hv_control_2及hv_support的信号产生器hvc1、hvc2、hvs的晶体管保护器电路820可经放置于芯片的外围区中，且仅放置于芯片中一次且由多个存储器单元阵列块共享。因此，芯片的整体大小可小得多。其次，hv移位器800提供可有效预防移位器电路中的hv晶体管降级的更高效hv电平移位电路及方法。在常规hv移位器中，hv_support用于补偿信号传送电路630中的晶体管降级。hv_support通常被设置到足以使用经提高vth操作经降级hvp 641的高电平(高于vcc)。此hv_support会致使hvp 641随时间进一步降级。在hv移位器800中，由于hv_support直接供应到hvp 641的栅极(经由hvn 822)，所以hvp 641由于高应力的降级可易于经由hv_support控制。设置hv_support电压的此灵活性可有益于减少hvp降级。例如，与其中hv_support被限制到足够低以避免hvp降级的hv筛子600相比，在hv移位器600中，只要hv_input超过hv_support达约2v(其恰好高于hvp 641的阈值电压(约1.5v))，那么可施加非常高hv_support。晶体管保护器电路820实现将hv_support连结到hv_input的有用技术，使得当增大hv_input时，可相应地调整hv_support。在实例中，hv_support电压可与hv_input的增大成比例地增大以使栅极到沟道应力水平保持在控制下，借此消除或减小hvp 641上的应力、增大其阈值及使电压转移性能降级。
86.图12是说明根据本文中论述的一个实施例的在用于使数字信号从存储器装置中的一个电力供应器电平移位到另一电力供应器的hv移位器中(例如经由图8的hv移位器电路800)解决例如pmos晶体管的晶体管的降级的方法1200的流程图。尽管方法1200中的块是按特定顺序展示，但这些步骤的顺序可修改。因此，所说明的实施例可按不同顺序执行，且一些动作/块可并行执行。另外，在例如通过使用hv移位器800将输入信号从一个电力供应
电平移位到另一电力供应电平的各个实施例中可省略一或多个动作/块。图12的流程图参考图8到11的实施例来说明。在实例中，方法1200可经实施于hv移位器电路800或其实施例或变体中且由hv移位器电路800或其实施例或变体执行，如上文论述。
87.方法1200在1210开始产生第一控制信号以可控地将偏压电压耦合到hv移位器的p沟道晶体管中。p沟道晶体管可为串联连接到信号传送电路830中的n沟道晶体管(例如hvd 631b)的高压pmos晶体管(例如hvp 641)，信号传送电路830连接于用于接收高压输入的输入端口与用于将所传送的电压提供到存取线的输出端口之间，如图8中所说明。第一控制信号可使用图9a的hvc1 910产生，hvc1 910可选择性耦合到电荷泵或外部电源以提供第一控制信号。在实例中，第一控制信号约为5v。第一控制信号的此值可可靠地致使开关晶体管(hvn 821)导电，使得偏压电压可传送到p沟道晶体管。在实例中，偏压电压具有供应电压vcc的值。约vcc的电平的偏压电压可施加到p沟道晶体管达指定第一时段t_control。在实例中，t_control可为预定时段。在另一实例中，可监测输出端口处的输出电压hv_output。第一时段t_control结束于经监测hv_output基本上达到输入电压hv_input时。
88.在1220，在第一时段t_control结束时，第一控制信号可从5v切换到接地电势vss的低电平，使得vcc的偏压电压可与p沟道晶体管解耦，且接地电势vss可耦合到p沟道晶体管。在从第一时段结束起的约0.3到0.5微秒的指定切换延迟之后，在1230，第二控制信号可例如使用hvc2电路920产生以可控地将应力消除信号耦合到p沟道晶体管。切换延迟将解释hvc1 910从其初始5v到vss的电平的下降时间。应力消除信号可由图9c的hvs电路930产生。在实例中，应力消除信号基本上为15伏特。在实例中，第二控制信号是约20v的高压信号。应力消除信号及第二控制信号可各自可控地耦合到电荷泵或外部电源，分别由hvs电路930及hvc2电路920控制。第二控制信号足够高(20v)以致使hvn 822导电，且确保15v的应力消除信号完全传送到p沟道晶体管。信号传送电路的串联连接的hvd 631b及hvp 641保持导电，且输出电压hv_output可上升且维持在基本上等于hv_input的电平。
89.在1240，可通过将高压输入传送到存取线来对一或多个存取线充电。例如字线(wl)或全局字线(gwl)的存取线可耦合到一群组存储器单元中的一或多者。通过将wl或gwl充电到期望电压，可选择性读取、编程或擦除一群组存储器单元中的一或多者，及其它存储器单元操作。
90.图13说明本文中论述的技术(例如方法)中的任一者或多者可在其上执行的实例机器1300的框图。在替代实施例中，机器1300可作为独立装置操作或可连接(例如，联网)到其它机器。在联网部署中，机器1300可以服务器
‑
客户端网络环境中服务器机器、客户端机器或两者的身份操作。在实例中，机器1300可充当对等(p2p)(或其它分布式)网络环境中的对等机器。机器1300可为个人计算机(pc)、平板pc、机顶盒(stb)、个人数字助理(pda)、移动电话、网络设备、iot装置、汽车系统或能够(循序或以其它方式)执行指定由机器采取的动作的指令的任何机器。此外，虽然仅说明单个机器，但术语“机器”还应被视为包含个别或联合执行一(或多个)指令集以执行本文中论述的方法中的任一或多者(例如云计算、软件即服务(saas)、其它计算机集群配置)的机器的任何集合。
91.如本文中描述，实例可包含逻辑、组件、装置、封装或机构，或可通过逻辑、组件、装置、封装或机构操作。电路系统是以包含硬件(例如简单电路、门、逻辑等)的有形实体实施的电路集合(例如一组电路)。电路系统成员可随时间及根据硬件可变性而灵活变化。电路
系统包含在操作时可单独或组合执行特定任务的成员。在实例中，电路系统的硬件可经不变设计以实施特定操作(例如硬接线)。在实例中，电路系统的硬件可包含可变连接的物理组件(例如执行单元、晶体管、简单电路等)，其包含物理上经修改(例如磁性、电性、不变质量粒子的可移动放置等)以编码特定操作的指令的计算机可读媒体。在连接物理组件中，硬件构成的基础电性质(例如)从绝缘体变成导体或反之亦然。指令使参与硬件(例如执行单元或负载机构)能够经由可变连接产生硬件中的电路系统的成员以在操作中实施特定任务的部分。因此，当装置操作时，计算机可读媒体通信地耦合到电路系统的其它组件。在实例中，物理组件中的任何者可用于一个以上电路系统的一个以上成员中。例如，在操作下，执行单元可在一时间点用于第一电路系统的第一电路中且在不同时间由第一电路系统中的第二电路或第二电路系统中的第三电路再用。
92.机器(例如计算机系统)1300(例如主机装置105、存储器装置110等)可包含硬件处理器1302(例如中央处理单元(cpu)、图形处理单元(gpu)、硬件处理器核心或其任何组合，例如存储器控制器115等)、主存储器1304及静态存储器1306，其中一些或所有可经由互连(例如总线)1308彼此通信。机器1300可进一步包含显示器单元1310、字母数字输入装置1312(例如键盘)及用户接口(ui)导航装置1314(例如鼠标)。在实例中，显示器单元1310、输入装置1312及ui导航装置1314可为触摸屏显示器。机器1300可另外包含信号产生装置1318(例如扬声器)、网络接口装置1320及一或多个传感器1316，例如全球定位系统(gps)传感器、指南针、加速度计或其它传感器。机器1300可包含输出控制器1328，例如用于通信或控制一或多个外围装置(例如打印机、读卡器等)的串行(例如通用串行总线(usb))、并行、或其它有线或无线(例如红外(ir)、近场通信(nfc)等)连接。
93.机器1300可包含其上存储体现本文中描述的技术或功能中的任一或多者或由本文中描述的技术或功能中的任一或多者利用的一或多组数据结构或指令1324(例如软件)的机器可读媒体1322。指令1324还可完全或至少部分驻留于主存储器1304内、静态存储器1306内或在其由机器1300执行期间驻留于硬件处理器1302内。在实例中，硬件处理器1302、主存储器1304或静态存储器1306中的一者或任何组合可构成机器可读媒体1322。
94.虽然将机器可读媒体1322说明为单个媒体，但术语“机器可读媒体”可包含经配置以存储一或多个指令1324的单个媒体或多个媒体(例如集中式或分布式数据库或相关联高速缓存及服务器)。
95.术语“机器可读媒体”可包含能够存储或编码由机器1300执行的指令且致使机器1300执行本公开的技术中的任一或多者或能够存储、编码或载送由此类指令使用或与此类指令相关联的数据结构的任何媒体。非限制性机器可读媒体实例包含固态存储器及光学及磁性媒体。在实例中，集结型(massed)机器可读媒体包括具有含不变(例如静止)质量的多个粒子的机器可读媒体。因此，集结型机器可读媒体不是暂时性传播信号。集结型机器可读媒体的特定实例可包含：非易失性存储器，例如半导体存储器装置(例如电可编程只读存储器(eprom)、电可擦除可编程只读存储器(eeprom))及快闪存储器装置；磁盘，例如内部硬盘及可抽换式磁盘；磁光盘；及cd
‑
rom及dvd
‑
rom磁盘。
96.指令1324(例如软件、程序、操作系统(os)等)或其它数据经存储于存储装置1321上，可由存储器1304存取以供处理器1302使用。存储器1304(例如dram)通常是快速但易失性的，且因此为不同于存储装置1321(例如ssd)的存储类型，存储装置1321适于长期存储
(包含在“关断”条件下)。由用户或机器1300使用的指令1324或数据通常加载于存储器1304中以供处理器1302使用。当存储器1304已满时，可分配来自存储装置1321的虚拟空间来补充存储器1304；然而，因为存储1321装置通常慢于存储器1304，且写入速度通常比读取速度慢至少两倍，所以使用虚拟存储器会由于存储装置延时而大幅降低用户体验(相比于存储器1304，例如dram)。此外，将存储装置1321用于虚拟存储器会大幅缩减存储装置1321的可用寿命。
97.与虚拟存储器相比，虚拟存储器压缩(例如内核特征“zram”)使用存储器的部分作为经压缩块存储装置以避免分页到存储装置1321。分页发生于经压缩块中直到需要将此数据写入到存储装置1321。虚拟存储器压缩增大存储器1304的可用大小，同时减少存储装置1321上的损耗。
98.经优化用于移动电子装置或移动存储装置的存储装置通常包含mmc固态存储装置(例如微型安全数字(microsd
tm
)卡等)。mmc装置包含与主机装置的数个并行接口(例如8位并行接口)，且通常为可从主机装置移除及分离的组件。相比来说，emmc
tm
装置经附接到电路板且被视为主机装置的组件，其具有匹敌基于串行ata
tm
(串行at(高级技术)附接或sata)的ssd装置的读取速度。然而，对移动装置性能的需求不断增加，例如完全启用虚拟或增强现实装置，利用提高网络速度等。响应于此需求，存储装置已从并列通信接口转换到串行通信接口。通用快闪存储(ufs)装置(包含控制器及固件)使用具有专用读取/写入路径的低压差分信令(lvds)串行接口与主机装置通信，从而进一步提高读取/写入速度。
99.指令1324可进一步通过通信网络1326使用发射媒体经由利用数个传送协议中的任一者(例如帧中继、因特网协议(ip)、发射控制协议(tcp)、用户数据报协议(udp)、超文本传送协议(http)等)的网络接口装置1320来发射或接收。实例通信网络可包含局域网(lan)、广域网(wan)、分组数据网络(例如因特网)、移动电话网络(例如蜂窝网络)、简易老式电话(pots)网络及无线数据网络(例如电气及电子工程师协会(ieee)802.11系列标准(称为)、ieee 802.16系列标准(称为)、ieee 802.15.4系列标准、对等(p2p)网络等)。在实例中，网络接口装置1320可包含一或多个物理插孔(例如以太网、同轴或电话插孔)或一或多个天线以连接到通信网络1326。在实例中，网络接口装置1320可包含多个天线以使用单输入多输出(simo)、多输入多输出(mimo)或多输入单输出(miso)技术中的至少一者来无线通信。术语“发射媒体”应被视为包含能够存储、编码或载送由机器1300执行的指令的任何无形媒体，且包含促进此软件的通信的数字或模拟通信信号或其它无形媒体。
100.上文详细描述包含参考构成详细描述的一部分的附图。图式通过说明展示其中可实践本发明的特定实施例。这些实施例在本文中还称为“实例”。此类实例可包含除展示或描述元件之外的元件。然而，本发明者还考虑其中仅提供展示或描述的那些元件的实例。此外，本发明者还考虑使用关于特定实例(或其一或多个方面)或关于本文中展示或描述的其它实例(或其一或多个方面)展示或描述的那些元件的任何组合或排列的实例(或其一或多个方面)。
101.在本档案中，如专利档案中常见，术语“一(a/an)”用于包含一个或一个以上，其独立于“至少一个”或“一或多个”的任何其它例子或使用。在本档案中，术语“或”用于指代“非排他性或”，使得“a或b”可包含“a但非b”、“b但非a”及“a及b”，除非另有指示。在所附权利要
求书中，术语“包含”及“其中(in which)”用作相应术语“包括”及“其中(wherein)”的普通英语等效形式。而且，在所附权利要求书中，术语“包含”及“包括”是开放式的，即，包含除权利要求中此术语之后所列的元件之外的元件的系统、装置、物品或过程仍被认为落于所述权利要求的范围内。此外，在所附权利要求书中，术语“第一”、“第二”及“第三”等仅用作标记，且不希望对其对象强加数字要求。
102.在各个实例中，本文中描述的组件、控制器、处理器、单元、引擎或表可尤其包含存储于物理装置上的物理电路系统或固件。如本文中使用，“处理器”意味着任何类型的计算电路，例如(但不限于)微处理器、微控制器、图形处理器、数字信号处理器(dsp)或任何其它类型的处理器或处理电路(包含处理器或多核心装置群组)。
103.根据本公开及本文中描述的各个实施例包含利用垂直结构的存储器单元(例如nand存储器单元串)的存储器。如本文中使用，方向性形容词将被视为相对于其上形成存储器单元的衬底的表面(即，垂直结构将被视为延伸远离衬底表面，垂直结构的底端将被视为最靠近衬底表面的端，且垂直结构的顶端将被视为最远离衬底表面的端)。
104.如本文中使用，操作存储器单元包含从存储器单元读取、写入到存储器单元或擦除存储器单元。将存储器单元置放于预期状态中的操作在本文中称为“编程”，且可包含写入到存储器单元或从存储器单元擦除两者(例如，存储器单元可经编程到经擦除状态)。
105.根据本公开的一或多个实施例，定位于存储器装置内部或外部的存储器控制器(例如处理器、控制器、固件等)能够确定(例如选择、设置、调整、计算、改变、清除、通信、调适、导出、定义、利用、修改、应用等)损耗循环的数量或损耗状态(例如记录损耗循环、在存储器装置的操作发生时计数存储器装置的操作、追踪其开始的存储器装置的操作、评估对应于损耗状态的存储器装置特性等)。
106.根据本公开的一或多个实施例，存储器存取装置可经配置以用每一存储器操作将损耗循环信息提供到存储器装置。存储器装置控制电路系统(例如控制逻辑)可经编程以补偿对应于损耗循环信息的存储器装置性能变化。存储器装置可接收损耗循环信息且响应于损耗循环信息而确定一或多个操作参数(例如值、特性)。
107.应理解，当元件被称为“在另一元件上”、“连接到另一元件”或“与另一元件耦合”时，其可直接在另一元件上、直接连接到另一元件或直接与另一元件耦合或可存在介入元件。相比来说，当元件被称为“直接在另一元件上”、“直接连接到另一元件”或“直接与另一元件耦合”时，不存在介入元件或层。除非另有指示，否则如果两个元件在图式中展示为用线连接它们，那么两个元件可耦合或直接耦合。
108.本文中描述的方法实例可至少部分经机器或计算机实施。一些实例可包含用可操作以配置电子装置执行上文实例中描述的方法的指令编码的计算机可读媒体或机器可读媒体。此类方法的实施方案可包含代码，例如微代码、汇编语言代码、高级语言代码或类似物。此代码可包含用于执行各种方法的计算机可读指令。代码可形成计算机程序产品的部分。此外，代码可有形地存储于一或多个易失性或非易失性有形计算机可读媒体上，例如在执行期间或在其它时间。这些有形计算机可读媒体的实例可包含(但不限于)硬盘、可卸除式磁盘、可卸除式光学磁盘(例如光盘及数字视频磁盘)、卡式磁带、存储器卡或棒、随机存取存储器(ram)、只读存储器(rom)、固态硬盘(ssd)、通用快闪存储(ufs)装置、嵌入式mmc(emmc)装置及类似物。
109.上文描述意在说明而非限制。例如，上述实例(或其一或多个方面)可彼此组合使用。例如，所属领域的一般技术人员可在检视上文描述之后使用其它实施例。应理解，其不会用于解译或限制权利要求书的范围或含义。而且，在上文[具有实施方式]中，各种特征可分组在一起以简化本公开。此不应被解译为希望未主张的公开特征是任何权利要求必不可少的。确切来说，发明标的物可具有特定公开实施例的非所有特征。因此，所附权利要求书特此并入到[具体实施方式]中，其中每一权利要求自身作为单独实施例，且预期此类实施例可以各种组合或排列彼此组合。应参考所附权利要求书连同此权利要求书所授权的等效物的全范围来确定本发明的范围。
[0110]
其它注释及实例
[0111]
实例1是一种存储器装置，其包括一群组存储器单元及高压移位器电路。所述高压移位器电路可包含信号传送电路及第一及第二高压控制电路。所述信号传送电路包含耦合于所述高压移位器电路的输入端口与输出端口之间的p沟道晶体管，所述p沟道晶体管经配置以将在所述输入端口处接收的高压输入传送到可控地耦合到所述群组存储器单元中的一或多者的存取线。所述第一高压控制(hvc1)电路经配置以可控地将偏压电压耦合到所述p沟道晶体管达第一时段。第二高压控制(hvc2)电路经配置以在所述第一时段之后可控地将应力消除信号耦合到所述p沟道晶体管达第二时段以预防所述p沟道晶体管降级。
[0112]
在实例2中，根据实例1所述的标的物任选地包含所述信号传送电路，其进一步包含具有耦合到所述控制信号的栅极的n沟道晶体管。所述n沟道晶体管及所述p沟道晶体管可经串联连接且耦合于所述高压移位器电路的所述输入端口与所述输出端口之间。
[0113]
在实例3中，根据实例2所述的标的物任选地包含所述p沟道晶体管，其可为具有正阈值电压的高压pmos晶体管。所述n沟道晶体管可为具有负阈值电压的高压nmos晶体管。
[0114]
在实例4中，根据实例1到3中任一或多个实例所述的标的物任选地包含：所述hvc1电路，其可经配置以在所述第一时段结束时使所述偏压电压与所述p沟道晶体管解耦且将接地电势(vss)耦合到所述p沟道晶体管；及所述hvc2电路，其可经配置以在从所述第一时段结束起的指定切换延迟之后将所述应力消除信号耦合到所述p沟道晶体管。
[0115]
在实例5中，根据实例1到4中任一或多个实例所述的标的物任选地包含所述hvc1电路，其经配置以响应于所述输出端口处的输出电压基本上达到所述输入端口处的所述高压输入的值而使所述偏压电压与所述p沟道晶体管解耦且将所述接地电势(vss)耦合到所述p沟道晶体管。
[0116]
在实例6中，根据实例1到5中任一或多个实例所述的标的物任选地包含所述hvc1电路，其可经耦合到第一n沟道晶体管的栅极。所述第一n沟道晶体管具有连接到所述p沟道晶体管的栅极的源极。
[0117]
在实例7中，根据实例6所述的标的物任选地包含可具有基本上等于供应电压(vcc)的值的所述偏压电压。
[0118]
在实例8中，根据实例1到7中任一或多个实例所述的标的物任选地包含高压支持(hvs)电路，其经配置以产生所述应力消除信号且将所述应力消除信号耦合到第二n沟道晶体管的漏极。所述hvc2电路可经耦合到所述第二n沟道晶体管的栅极以控制所述应力消除信号到p沟道晶体管的所述栅极的所述传送。
[0119]
在实例9中，根据实例8所述的标的物任选地包含所述hvs电路，其可包含经配置以
在高压源与接地电势(vss)之间切换的多路复用器。
[0120]
在实例10中，根据实例8到9中任一或多个实例所述的标的物任选地包含所述hvs电路的所述高压源，其可具有与所述高压输入成比例的电压。
[0121]
在实例11中，根据实例1到10中任一或多个实例所述的标的物任选地包含所述hvc1电路，其可包含经配置以在第一电压源与接地电势(vss)之间切换的多路复用器。
[0122]
在实例12中，根据实例1到11中任一或多个实例所述的标的物任选地包含所述hvc2电路，其可包含经配置以在第二电压源与接地电势(vss)之间切换的多路复用器。
[0123]
在实例13中，根据实例1到12中任一或多个实例所述的标的物任选地包含：所述存取线，其可经配置以连接到所述高压移位器电路的所述输出端口；及所述信号传送电路，其可经配置以使用所述经传送高压输入对所述存取线充电。
[0124]
在实例14中，根据实例1到13中任一或多个实例所述的标的物任选地包含所述存取线，其可包含字线或全局字线。
[0125]
实例15是一种解决存储器装置的高压移位器中的信号传送电路的p沟道晶体管的潜在降级的方法，所述存储器装置包括一群组存储器单元。所述方法包括以下步骤：响应于移位器启用信号：使用第一高压控制(hvc1)电路产生第一控制信号以可控地将偏压电压耦合到所述p沟道晶体管达第一时段且在所述第一时段结束时使所述偏压电压与所述p沟道晶体管解耦且将接地电势(vss)耦合到所述p沟道晶体管；使用第二高压控制(hvc2)电路产生第二控制信号以在从所述第一时段结束起的指定切换延迟之后可控地将应力消除信号耦合到所述p沟道晶体管以预防所述p沟道晶体管降级；及通过将高压输入传送到耦合到所述群组存储器单元中的一或多者的存取线来经由所述信号传送电路对所述存取线充电。
[0126]
在实例16中，根据实例15所述的标的物任选地包含：监测所述高压移位器的输出电压；及响应于所述输出电压基本上达到所述高压输入的值而使所述p沟道晶体管与所述偏压电压解耦且耦合到接地电势(vss)。
[0127]
在实例17中，根据实例15到16中任一或多个实例所述的标的物任选地包含：使用高压支持(hvs)电路产生所述应力消除信号；将所述应力消除信号耦合到第二n沟道晶体管的漏极；及将所述hvc2电路耦合到所述第二n沟道晶体管的栅极以可控地将所述应力消除信号传送到p沟道晶体管的所述栅极。
[0128]
在实例18中，根据实例15到17中任一或多个实例所述的标的物任选地包含可基本上为5伏特的所述第一控制信号、可基本上为20伏特的所述第二控制信号及可基本上为15伏特的所述应力消除信号。
[0129]
在实例19中，根据实例15到18中任一或多个实例所述的标的物任选地包含可为高压pmos(hvp)晶体管的所述p沟道晶体管。
[0130]
在实例20中，根据实例15到19中任一或多个实例所述的标的物任选地包含所述存取线，其可包含字线或全局字线，且施加所述经传送高压输入以编程、擦除或读取所述群组存储器单元中的所述一或多者。