字线输出选通电路的制作方法

本实用新型涉及半导体存储器芯片设计技术领域，具体涉及一种字线输出选通电路。

背景技术：

非易失闪存技术norflash存储器中的字线译码器控制电路(xdec)主要为存储器阵列(memoryarray)提供字线(wl)的译码，将读(read)、写(pgm)、擦(er)等模式下的电压信号根据模式控制信号及地址信息选择输出至阵列单元(arraycell)的wl。因此，xdec是存储芯片中唯一随着存储器容量线性增加的模块电路。然而，cell的工艺尺寸越小，array的高度越小，使得版图上的xdec的高度受限。若保持原来的电路面积不变，使得xdec的x方向进一步扩大，同时狭小的空间也加剧了版图的布线难度，于是导致整个芯片x方向不断变宽，进一步增加了实现难度，最终芯片面积成本和研发周期不断增加。

xdec电路一般包含三个核心功能模块，即字线(wl)输出选通电路、扇区(sector)输出控制电路及外围驱动电路。array的每一根wl都对应一个wl输出选通电路。业界习惯以4k字节(byte)的容量定义一个扇区(sector)，作为er的最小单位。以一个8m的array为例，假设array有1024根wl，每一根wl对应的位线(bl)取4个页(page)，若每个page按256个byte计算，则一根wl有1kbyte，每一个sector对应4根wl，一个8m的array共计包含256个sector输出控制电路。一个sector中被选中的wl所加载的正负高压则由外围驱动电路提供。版图实现时，wl输出选通电路与sector输出控制电路通常沿array的x方向布置，并且随array容量的增加而线性增加。而外围驱动电路沿array的y方向布置，并且通常作为一个整体以驱动所有array，不随容量的增加而增加。wl输出选通电路结构和传输电压方式直接决定了sector输出控制电路及外围驱动电路的设计复杂度和版图面积大小。

现有技术中一种经典wl输出选通电路如图1所示，通常是利用pmos管传正高压、nmos传负高压，版图上高压nmos与pmos分别制作在高压p阱(hv-pwell)与高压n阱(hv-nwell)两个高压环内，两个高压环需要满足设计规则(designrule)具有一定间距。该字线输出选通电路结构要求扇区输出控制电路对正压输入使能信号gp和负压输入使能信号gn分别进行译码控制，因此至少需要两个电平移位电路。而正压输入信号sp、负压输入信号sn、输入使能信号gw三个输入端由外围驱动电路分别进行控制，这样至少增加三个驱动电路。为了满足每种模式下的wl电压值，理论上控制信号越多，则相应控制电路复杂度、版图面积及布局布线难度越大。随着国内主流norflash储存器工艺降至65nm以下，现有技术的wl输出选通电路电压传输方式及相应译码器控制电路结构实现难度不断增加，因此亟需提供一种新型的wl输出选通电路及控制电路以适应未来存储工艺的发展。

技术实现要素：

本实用新型实施例提供一种字线输出选通电路，以解决大容量先进存储工艺面临的xdec电路设计复杂度及面积成本的问题。

本实用新型实施例提供一种字线输出选通电路，设于一非易失性存储器的字线译码器控制电路，所述字线译码器控制电路还包括扇区输出控制电路及外围驱动电路，所述外围驱动电路包括第一外围驱动电路和第二外围驱动电路，其特征在于，所述字线输出选通电路包括：第一pmos管，所述第一pmos管的栅端电性连接至所述扇区输出控制电路的第一输出端，所述第一pmos管的源端电性连接至所述第一外围驱动电路的输出端，所述第一pmos管的漏端电性连接至所述字线输出选通电路的子线输出端；以及第二pmos管，所述第二pmos管的栅端电性连接至所述扇区输出控制电路的第二输出端，所述第二pmos管的源端电性连接至所述第二外围驱动电路的输出端，所述第二pmos管的漏端分别电性连接至所述字线输出选通电路的子线输出端以及所述第一pmos管的漏端。

在一些实施例中，所述扇区输出控制电路包括第一电平移位电路，所述第一电平移位电路的第一输入端电性连接至所述非易失性存储器的外围译码电路的使能信号输出端，第二输入端电性连接至第一电源，第三输入端接地，第四输入端电性连接至第二电源，第五输入端电性连接至第三电源，第一输出端电性连接至第一pmos管的栅端，第二输出端电性连接至第二pmos管的栅端。

在一些实施例中，所述第一电平移位电路用于在读、写、擦模式下根据扇区地址信息输出相应使能信号，以开启或关闭所述第一pmos管和所述第二pmos管。

在一些实施例中，所述第一外围驱动电路包括第二电平移位电路，所述第二电平移位电路的第一输入端电性连接至所述非易失性存储器的外围字线地址译码电路的使能信号输出端，第二输入端电性连接至第一电源，第三输入端接地，第四输入端电性连接至第二电源，第五输入端电性连接至第三电源，第一输出端电性连接至第一pmos管的源端。

在一些实施例中，所述第二电平移位电路用于在读、写、擦模式下根据字线地址信息输出相应正负信号。

在一些实施例中，所述第二外围驱动电路包括第二电平移位电路，所述第二电平移位电路的第一输入端电性连接至所述非易失性存储器的外围字线地址译码电路的使能信号输出端，第二输入端电性连接至第一电源，第三输入端接地，第四输入端电性连接至第三电源，第一输出端电性连接至第二pmos管的源端。

在一些实施例中，所述第二电平移位电路用于在读、写、擦模式下给非使能的扇区输出控制电路中的字线提供第一电平或第二电平。

在一些实施例中，所述第一pmos管和所述第二pmos管的衬底均电性连接至所述外围驱动电路的第三外围驱动电路的第一输出端。

在一些实施例中，所述第三外围驱动电路包括第三电平移位电路，所述第二电平移位电路的第一输入端电性连接至所述非易失性存储器的外围字线地址译码电路的使能信号输出端，第二输入端电性连接至第一电源，第三输入端接地，第四输入端电性连接至第二电源，第一输出端电性连接至所述第一pmos管和所述第二pmos管的衬底。

在一些实施例中，所述第三电平移位电路用于在读、写、擦模式下给衬底提供第一电平或第二电平。

本实用新型实施例提供的字线输出选通电路，通过使用同一种类型的两个传输管，其中一个pmos管用于传正负高压，另一个pmos管用于偏置非使能状态下的字线，从版图占用面积上节省了如现有技术中pmos管的高压p阱隔离环及其与nmos的高压n阱、深n阱的间距，也省掉了nmos管的高压p阱、深n阱隔离环，仅只有一个高压n阱隔离环做衬底。另外，通过使用同一个pmos管传正负高压，能够节省相关扇区输出控制电路的逻辑复杂度和版图面积，并且简化了对外围驱动电路的功能要求，从而使得字线译码器控制电路的结构以及布局布线变得简单，进而能够减小占用版图面积。

附图说明

下面结合附图，通过对本实用新型的具体实施方式详细描述，将使本实用新型的技术方案及其它有益效果显而易见。

图1为现有技术的字线输出选通电路的结构示意图。

图2为本实用新型实施例提供的字线输出选通电路的结构示意图。

图3为本实用新型实施例提供的扇区输出控制电路的结构示意图。

图4为本实用新型实施例提供的第一外围驱动电路的结构示意图。

图5为本实用新型实施例提供的第二外围驱动电路的结构示意图。

图6为本实用新型实施例提供的第三外围驱动电路的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

在本实用新型中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本实用新型提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

参阅图2，本实用新型实施例提供一种字线输出选通电路20，该字线输出选通电路20设于一非易失性存储器的字线译码器控制电路。字线译码器控制电路还包括扇区输出控制电路30及外围驱动电路(如附图标号40、50以及60)，外围驱动电路包括第一外围驱动电路40、第二外围驱动电路50以及第三外围驱动电路60。该字线输出选通电路20包括：第一pmos管pm1和第二pmos管pm2。

第一pmos管pm1的栅端gp电性连接至扇区输出控制电路30的第一输出端，第一pmos管的源端sp1电性连接至第一外围驱动电路40的输出端，第一pmos管的漏端电性连接至字线输出选通电路20的子线输出端wl。其中，第一输出端为正向使能信号输出端。

第二pmos管的栅端gpb电性连接至扇区输出控制电路30的第二输出端，第二pmos管的源端sp2电性连接至第二外围驱动电路50的输出端，第二pmos管的漏端分别电性连接至字线输出选通电路20的子线输出端wl以及第一pmos管的漏端。其中，第二输出端为反向使能信号输出端。

参阅图3，本实用新型实施例提供一种扇区输出控制电路30。该扇区输出控制电路30包括一第一电平移位(levelshifter)电路31。第一电平移位电路31的第一输入端in1电性连接至所述非易失性存储器的外围译码电路的使能信号输出端en_sec，第二输入端in2电性连接至第一电源vccx，第三输入端in3接地gnd，第四输入端in4电性连接至第二电源vpxgx，第五输入端in5电性连接至第三电源negpx，第一输出端out1电性连接至第一pmos管的栅端gp，第二输出端out2电性连接至第二pmos管的栅端gpb。其中，第一电平移位电路31用于在读、写、擦模式下根据扇区地址信息输出相应使能信号，以开启或关闭第一pmos管pm1和第二pmos管pm2，第一电源vccx为低压逻辑电源，第二电源vpxgx为正高压电源，第三电源negpx为负高压电源。低压逻辑电源vccx、正高压电源vpxgx、负高压电源negpx由外围驱动电路所产生的，各电源信号的参考设置可以为：vccx分别固定为vcc(read/pgm时)或0(er时)。vpxgx分别固定为vread/vpgm(read/pgm时)或0(er时)。negpx分别固定为-vth～-vcc(read/pgm时)或(-vth-|ver|)～(-2vth-|ver|)(er时)。

参阅图4，本实用新型实施例提供一种第一外围驱动电路40。该第一外围驱动电路40包括第二电平移位电路41。第二电平移位电路41的第一输入端in1电性连接至所述非易失性存储器的外围字线地址译码电路的使能信号输出端en_wl，第二输入端in2电性连接至第一电源vccx，第三输入端in3接地gnd，第四输入端in4电性连接至第二电源vpxgx，第五输入端in5电性连接至第三电源negpx，第一输出端out1电性连接至第一pmos管的源端。其中，第二电平移位电路41用于在读、写、擦模式下根据字线地址信息输出相应正负信号，该信号为高压信号。negpy的电源信号的参考设置可以为：0～-vcc(read/pgm时)或-|ver|(er时)。

参阅图5，本实用新型实施例提供一种第二外围驱动电路50。第二外围驱动电路50包括第二电平移位电路51。第二电平移位电路51的第一输入端in1电性连接至所述非易失性存储器的外围字线地址译码电路的使能信号输出端en，第二输入端in2电性连接至第一电源vccx，第三输入端in3接地gnd，第四输入端in4电性连接至第三电源negpm，第一输出端out1电性连接至第二pmos管pm2的源端。其中，第二电平移位电路51用于在读、写、擦模式下给非使能的扇区输出控制电路中的字线提供第一电平(高电平)或第二电平(低电平)。negpm电源信号的参考设置可以为：0～-vcc。

参阅图6，本实用新型实施例提供一种第三外围驱动电路60。第三外围驱动电路60包括第三电平移位电路61。第二电平移位电路61的第一输入端in1电性连接至所述非易失性存储器的外围字线地址译码电路的使能信号输出端en，第二输入端in2电性连接至第一电源vccx，第三输入端in3接地gnd，第四输入端in4电性连接至第二电源vegpm，第一输出端out1电性连接至第一pmos管pm1和第二pmos管pm2的衬底sb。其中，第三电平移位61电路用于在读、写、擦模式下给衬底sb提供第一电平(例如高电平，但不限于此)或第二电平(例如低电平，但不限于此)。vpxgs电源信号的参考设置可以为：分别在read、pgm、er模式下固定为vread、vpgm、vwell。

具体的，由于阵列(array)的每一根字线(wl)都需要一个字线输出选通电路。以一个具有1024根wl的array为例，共计包含1024个字线输出选通电路。若每个wl输出选通电路减少一个mos管，则整个array字线译码器控制电路将减少1024个mos管的面积。因此字线输出选通电路的mos管数量越少，版图占用面积越小。若字线输出选通电路既有nmos管也有pmos管，则两种高压管的阱(well)之间需要设置间距，以满足设计规则检查(designrulecheck，简称drc)，如此会增大版图占用面积。

另外，mos管的驱动能力与迁移率大小、过驱动电压大小及w/l尺寸大小成正比。虽然nmos管的迁移率是pmos管的迁移率的2～3倍，理论上二者在相同的过驱动电压条件下，驱动相同容量的array时nmos管的w/l尺寸是pmos管的1/3～1/2。但是，当pmos管的栅端电压设置在一个合适的较低电压值时，pmos管的过驱动电压是nmos管的2～3倍时，相同w/l尺寸的pmos管与nmos管的驱动能力相当。而考虑到传负高压，nmos高压管在版图实现时相较pmos管多了一个dnwell高压环，版图占用面积较大，因此，在本实用新型中，使用pmos管可以减小版图占用面积。再者，若用nmos管传pgm正高压，其栅端电压必须比pgm正高压高至少一个开启阈值电压vth，而产生这样一个栅端高压需要电荷泵电路有更多的级数，同时还必须有足够快的爬升速度以满足read/pgm模式下对速度的苛刻要求，这样会导致高压器件的耐压阈值和电荷泵电路面积的增加。

本实用新型中的pmos管相较nmos管传输的优势在于可以通过将pmos管的栅端电压设置在一个较低的负高压，从而获得比较大的过驱动电压，以弥补pmos管因迁移率低所导致的驱动能力不足。驱动能力代表传输性能，在合适的栅压设置下，同样w/l尺寸的pmos管的传输性能可与nmos管相当，甚至优于nmos管的传输性能，且pmos管相较nmos管版图占用面积小。

为减小字线输出选通电路的版图占用面积，本实用新型使用第一pmos管pm1来传正负高压(第一外围驱动电路的输出信号sp1)，第二pmos管pm2管仅用作非选中条件下字线放电至合适电位(第二外围驱动电路输出信号sp2)。两个pmos管的栅端分别输入一对反向信号gp、gpb(由相应扇区输出控制电路提供)。本实用新型的字线输出选通电路降低了扇区输出控制电路及外围驱动电路的功能要求：各种模式下选中的wl(read/pgm时)或sector(er时)仅需提供给sp1正高压(read/pgm时)或负高压(er时)，而未选中的wl(read/pgm时)或sector(er时)则可将sp1/sp2拉到0(read/pgm时)或floating电位(er时)。同样，正向使能信号gp对选中的sector输出选通电路可统一设置为合适的负压，对未选中的扇区输出控制电路可设置为正高压(read/pgm时)或0(er时)，而衬底sb可固定为正高压(read/pgm时)或0(er时)。对字线输出选通电路各输入输出端口高压域的设置主要考虑的是工艺上mos管pn结的偏置状态及其耐压阈值。依据以上设定，不同模式下的正向使能信号gp与反向使能信号gpb、正负高压信号源sp1可分别复用同一套产生电路(扇区输出控制电路)，而该产生电路只需根据不同模式切换一下电压域即可，因此本实用新型的字线输出选通电路可简化相关控制电路和驱动电路的设计及其版图面积。

分别计算出采用图1现有技术结构和图2本实用新型结构的xdec面积大小。以一个1024根wl的8marray为例，若4根wl为一个sector，则一共包含256个sector。版图实现时，wl输出选通电路与sector输出控制电路通常沿array的x方向布置，并随array容量的增加而线性增加。而外围驱动电路沿array的y方向布置，通常作为一个整体以驱动所有array，不随容量的增加而增加。对图1结构版图而言，沿x方向一共需要256×2＝512个levelshifter(gp、gn对应的levelshifter)，沿y方向一共需要4 4 1 1＝10个levelshifter(sp、gw、sn、sb对应的levelshifter)，共计522个levelshifter。对图2结构版图而言，沿x方向一共需要256个levelshifter(gp/gpb对应的levelshifter)，沿y方向一共需要4 1 1＝6个levelshifter(sp1、sp2、sb对应的levelshifter)，共计262个levelshifter。实际电路版图实现时，不仅节省260个levelshifter的面积，还有well间距、连线复杂度、版图实现难度的减小等。当array容量越大，array的x方向增加的面积越大，此时采用本实用新型结构的字线输出选通电路，则节省的版图面积越明显。

本实用新型通过使用同一种类型的两个传输管，其中一个pmos管用于传正负高压，另一个pmos管用于偏置非使能状态下的字线，从版图占用面积上节省了如现有技术中pmos管的高压p阱隔离环及其与nmos的高压n阱、深n阱的间距，也省掉了nmos管的高压p阱、深n阱隔离环，仅只有一个高压n阱隔离环做衬底。另外，通过使用同一个pmos管传正负高压，能够节省相关扇区输出控制电路的逻辑复杂度和版图面积，并且简化了对外围驱动电路的功能要求，从而使得字线译码器控制电路的结构以及布局布线变得简单，进而能够减小占用版图面积。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本实用新型实施例所提供的一种字线输出选通电路进行了详细介绍，本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例的技术方案的范围。