一种三维半导体器件、芯片及三维半导体器件的制备方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种三维半导体器件、芯片及三维半导体器件的制备方法。


背景技术：

2.数字信息化量爆发性增长，直接推动大数据时代来临，这也增加了传统计算架构在对海量数据处理带来了挑战。传统的计算架构基于存算分离的方式对数据进行处理，这在能效以及处理速度上存在很大的限制。
3.近年来，基于新原理器件实现时空信息处理的神经网络架构得到了广泛的开发。但是，在实现一次完整的信息处理(例如：图像处理)时，往往需要进行多级处理。现有技术中，基于新原理器件实现神经网络时，大多只实现其中某一部分的功能，而其他部分的信息处理必须配合cmos电路才能实现。


技术实现要素：

4.本发明的目的在于提供一种三维半导体器件、芯片及三维半导体器件的制备方法，用于在信息处理过程中，实现一次性对信号进行多级处理。
5.为了实现上述目的，本发明提供如下技术方案：
6.第一方面，本发明提供一种三维半导体器件，包括：衬底及由下至上依次形成在衬底上的滤波结构、卷积结构及脉冲输出结构。滤波结构包括的第一介质层的材料为具备短时程记忆特性的材料。卷积结构包括的第二介质层的材料为具备长时程记忆特性的材料。脉冲输出结构包括的第三介质层的材料为具备阈值转变特性的材料。
7.与现有技术相比，本发明提供的三维半导体器件中，包括滤波结构、卷积结构及脉冲输出结构。在信息处理过程中，输入信号依次经过滤波结构、卷积结构及脉冲输出结构，分别实现对输入信号进行滤波、特征提取及特征输出。也就是说，在信息处理过程中，仅采用本发明提供的三维半导体器件，便可以一次性对输入信号进行多级处理。
8.其中，滤波结构包括的第一介质层的材料为具备短时程记忆特性的材料。采用具备短时程记忆特性的材料，可以在完成一次滤波处理后，自发回到原始状态，即可以保证前一次的滤波处理结果不会影响下一次的滤波处理。卷积结构包括的第二介质层的材料为具备长时程记忆特性的材料。卷积结构应用于神经网络的卷积层，作为神经网络的权值，且该权值在整个信息处理过程中是保持不变的，采用具备长时程记忆特性的材料可以使该权值保持不变。脉冲输出结构包括的第三介质层的材料为具备阈值转变特性的材料。具备阈值转变特性的材料可以用于产生脉冲，即将前一层的电压或电流输出转换成频率输出，具备阈值转变特性的结构才能在恒定电压下产生脉冲震荡。
9.第二方面，本发明还提供一种芯片，包括第一方面所述的三维半导体器件。
10.与现有技术相比，本发明提供的芯片的有益效果与上述技术方案所述的三维半导体器件的有益效果相同，此处不做赘述。
11.第三方面，本发明还提供一种三维半导体器件的制备方法，包括：
12.提供一衬底；
13.在衬底上形成滤波结构，滤波结构包括的第一介质层的材料为具备短时程记忆特性的材料。
14.在滤波结构上形成卷积结构，卷积结构包括的第二介质层的材料为具备长时程记忆特性的材料。
15.在卷积结构上形成脉冲输出结构，脉冲输出结构包括的第三介质层的材料为具备阈值转变特性的材料。
16.与现有技术相比，本发明提供的三维半导体器件的制备方法的有益效果与上述技术方案所述的三维半导体器件的有益效果相同，此处不做赘述。
附图说明
17.此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
18.图1为本发明实施例提供的三维半导体器件的平面示意图；
19.图2为本发明实施例提供的三维半导体器件的立体示意图；
20.图3～图12为本发明实施例提供三维半导体器件制备过程的结构示意图；
21.图13为本发明实施例提供的施加在滤波结构上的电压波形图；
22.图14为本发明实施例提供的滤波结构的响应电流波形图；
23.图15为本发明实施例提供的卷积结构在施加直流电压时的电压—电流响应图；
24.图16为本发明实施例提供的卷积结构在无激励时的高阻/低阻的变化示意图；
25.图17为本发明实施例提供的卷积结构的工作示意图；
26.图18为本发明实施例提供的脉冲输出结构在施加直流电压时的电压—电流响应图；
27.图19为本发明实施例提供的脉冲输出结构的局部电路图；
28.图20为本发明实施例提供的脉冲输出结构的输入信号与输出信号的关系示意图。
具体实施方式
29.为了便于清楚描述本发明实施例的技术方案，在本发明的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。例如，第一阈值和第二阈值仅仅是为了区分不同的阈值，并不对其先后顺序进行限定。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。
30.需要说明的是，本发明中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本发明中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
31.本发明中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，
同时存在a和b，单独存在b的情况，其中a，b可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，a和b的结合，a和c的结合，b和c的结合，或a、b和c的结合，其中a，b，c可以是单个，也可以是多个。
32.图1示例出了一种三维半导体器件的平面示意图，图2示例出了本发明实施例提供的三维半导体器件的立体示意图。参照图1和图2，本发明实施例提供的三维半导体器件包括：衬底及由下至上依次形成在衬底上的滤波结构200、卷积结构300及脉冲输出结构400。滤波结构200包括的第一介质层201的材料为具备短时程记忆特性的材料，卷积结构300包括的第二介质层301的材料为具备长时程记忆特性的材料，脉冲输出结构400包括的第三介质层401的材料为具备阈值转变特性的材料。
33.与现有技术相比，本发明提供的三维半导体器件中，包括滤波结构200、卷积结构300及脉冲输出结构400。在信息处理过程中，输入信号依次经过滤波结构200、卷积结构300及脉冲输出结构400，分别实现对输入信号进行滤波、特征提取及特征输出。也就是说，在信息处理过程中，仅采用本发明提供的三维半导体器件，便可以一次性对输入信号进行多级处理。
34.其中，滤波结构200包括的第一介质层201的材料为具备短时程记忆特性的材料。采用具备短时程记忆特性的材料，可以在完成一次滤波处理后，自发回到原始状态，即可以保证前一次的滤波处理结果不会影响下一次的滤波处理。卷积结构300包括的第二介质层301的材料为具备长时程记忆特性的材料。卷积结构300应用于神经网络的卷积层，作为神经网络的权值，且该权值在整个信息处理过程中是保持不变的，采用具备长时程记忆特性的材料可以使该权值保持不变。脉冲输出结构400包括的第三介质层401的材料为具备阈值转变特性的材料。具备阈值转变特性的材料可以用于产生脉冲，即将前一层的电压或电流输出转换成频率输出，具备阈值转变特性的结构才能在恒定电压下产生脉冲震荡。
35.图3示例出了本发明实施例提供的衬底的结构示意图。在一种可能实现的方式中，参照图3，上述衬底可以包括：硅基底100及形成在硅基底100上的二氧化硅层101。该二氧化硅层101的厚度可以为100nm～300nm，但不仅限于此，具体可以根据实际工艺条件减小或者增大该二氧化硅层101的厚度。
36.在一种可能实现的方式中，参照图4至图6，上述滤波结构200可以包括：由下至上依次设置的第一电极500、第一介质层201及第二电极600，且第一电极500的延伸方向与第二电极600的延伸方向垂直。
37.参照图7至图9，卷积结构300可以包括：由下至上依次设置的第三电极700、第二介质层301及第四电极800，且第三电极700的延伸方向与第四电极800的延伸方向垂直。
38.参照图10至图12，脉冲输出结构400可以包括：由下至上依次设置的第五电极900、第三介质层401及第六电极1000，且第五电极900的延伸方向与第六电极1000的延伸方向垂直。
39.参照图12，第一电极500与第二电极600的垂直交叉结构、第三电极700与第四电极800的垂直交叉结构及第五电极900与第六电极1000的垂直交叉结构可以使在整个三维半导体器件中，仅有第一电极500与第二电极600的交叉处、第三电极700与第四电极800的交
叉处及第五电极900与第六电极1000的交叉处才会形成“电极—介质层—电极”这样的叠层结构。在实际应用过程中，可以通过控制第一电极500、第二电极600、第三电极700、第四电极800、第五电极900及第六电极1000的线宽，从而调整三维半导体器件的有效面积。同时，第一电极500与第二电极600的垂直交叉结构、第三电极700与第四电极800的交叉结构及第五电极900与第六电极1000的交叉结构可以很方便的进行扩展，从而形成2
×
2及3
×
3等n
×
n的互联结构。
40.图13示例出了施加在滤波结构上的电压波形图，图14示例出了滤波结构的响应电流波形图。参照图13和图14，实际应用过程中，对滤波结构200施加连续的方波脉冲，滤波结构200的电导会在高电压下上升，在低电压时恢复。根据这种特性，外电压需要持续较长时间且频率较低时，才能让滤波结构200的电导足够低，达到导通状态，从而使输入信号顺利通过。因此通过滤波结构200可以实现低通滤波，达到抑制高频噪声的效果。
41.图15示例出了卷积结构在施加直流电压时的电压—电流响应图，图16示例出了卷积结构在无激励时的高阻/低阻的变化示意图。参照图15和图16，卷积结构300的电阻会在外电压的激励下发生改变，且掉电非易失。正向电压可以使卷积结构300的电阻变小，负向电压可以使卷积结构300的电阻变大。同时，撤去电压后，卷积结构300的电阻的状态在较长时间内(例如：100s)会保持在改变后的状态，这与滤波结构200的性能形成鲜明的对比。
42.图17示例出了卷积结构的工作示意图。参照图17，图中展示了m
×
n规模的卷积层器件阵列，器件的电导预先调整至不同的状态。输入信号分别被转换为电压v1、v2……
v
m
从行线上输入阵列。根据基尔霍夫电压电流定律，在列线上得到电流i
n
为行线上的电压v
n
和电导g
n
的乘累加结果，i
n
满足：满足：其中，m和n分别为行线和列线的数量，v
i
为每个行线上的电压，g
i,n
为相应行线上的电导。
43.图18示例出了脉冲输出结构在施加直流电压时的电压—电流响应图。参照图18，脉冲输出结构400具有阈值转变功能，当外电压大于阈值电压vt时，脉冲输出结构400处于导通状态，当外电压小于阈值电压vh，脉冲输出结构400处于关断状态。
44.图19示例出了脉冲输出结构的局部电路图，图20示例出了脉冲输出结构在输入信号与输出信号的关系示意图。参照图19，第一电阻rcov的第一端与信号输入端电连接，第一电阻rcov的第二端与ts器件的第一端及寄生电容c的第一端电连接，ts器件的第二端及寄生电容c的第二端均与接地端电连接。
45.其中，第一电阻rcov为卷积结构300的等效电阻。ts器件与第一电阻rcov电连接的连接点作为信号的输出端，输入信号为电压信号vin或电流信号，输出信号为震荡的频率信号。输出信号的震荡频率与输入信号的强度相关。当信号输入端有输入信号时，电路通过第一电阻rcov对寄生电容c进行充电，当寄生电容c两端的电压超过ts器件的转变电压时，ts器件转变为低阻态，寄生电容c通过ts器件进行放电。当寄生电容c两端的电压降低到ts器件的保持电压时，ts器件转变为高阻态，寄生电容c通过第一电阻rcov再次进行充电。如此反复，形成震荡的输出脉冲信号。
46.在一种可能实现的方式中，上述第一电极500、第三电极700及第五电极900的厚度可以为10nm～200nm，上述第二电极600、第四电极800及第六电极1000的厚度可以为10nm～100nm。
47.在一种可能实现的方式中，上述第一介质层201为wox层、senbox层及alox层中的一层或多层形成的叠层。
48.在一种可能实现的方式中，上述第二介质层301为hfo2层、tiox层及taox层中一层或多层形成的叠层。
49.在一种可能实现的方式中，上述第三介质层401为nbox层和vox层中的一层或两层形成的叠层。
50.在一种可能实现的方式中，上述第一介质层201的厚度、上述第二介质层301的厚度及上述第三介质层401的厚度均为3nm～50nm。
51.本发明实施例还提供了一种芯片。该芯片包括上述技术方案所提供的的三维半导体器件。
52.与现有技术相比，本发明实施例提供的芯片的有益效果与上述技术方案所述的三维半导体器件的有益效果相同，此处不做赘述。
53.本发明实施例还提供了一种三维半导体器件的制备方法。该方法包括以下步骤：
54.步骤s100：提供一衬底。
55.步骤s200：在上述衬底上形成滤波结构200，滤波结构200包括的第一介质层201的材料为具备短时程记忆特性的材料。
56.步骤s300：在上述滤波结构200上形成卷积结构300，卷积结构300包括的第二介质层301的材料为具备长时程记忆特性的材料。
57.步骤s400：在上述卷积结构300上形成脉冲输出结构400，脉冲输出结构400包括的第三介质层401的材料为具备阈值转变特性的材料。
58.与现有技术相比，本发明实施例提供的三维半导体器件的制备方法的有益效果与上述技术方案所述的三维半导体器件的有益效果相同，此处不做赘述。
59.在一种可能实现的方式中，上述步骤s100可以为：在硅基底100上通过氧化形成二氧化硅层101。该二氧化硅层101的厚度可以为100nm～300nm，但不仅限于此，具体可以根据实际工艺条件减小或者增大该二氧化硅层101的厚度。
60.在一种可能实现的方式中，上述步骤s200可以包括以下步骤：
61.步骤s201：在上述二氧化硅层101上沉积惰性导电材料并图形化，形成第一电极500。第一电极500的材料可以为pt、au、pd、w或tin，第一电极500的厚度可以为10nm～200nm，但不限于此。
62.步骤s202：在上述第一电极500上沉积具备短时程记忆特性的材料，形成第一介质层201。第一介质层201的材料可以为wox、senbox及alox中的一种或多种层叠而成的材料，但不仅限于此。
63.步骤s203：在上述第一介质层201上沉积导电材料并图形化，形成第二电极600。第二电极600的材料可以为tin、poly
‑
si、pd、pt、w、cu、ag或au等导电材料，第二电极600的厚度可以为10nm～100nm，但不仅限于此。
64.值得注意的是，第一介质层201所采用的的材料可以确保第一介质层201与第一电极500或第二电极600形成肖特基势垒。当第一电极500的材料为功函数大的导电材料时，第二电极600的材料则为功函数小的导电材料。或，当第一电极500的材料为功函数小的导电材料时，第二电极600的材料则为功函数大的导电材料。可以根据实际情况，重复执行步骤
s201～步骤s203。
65.在一种可能实现的方式中，上述步骤s300可以包括以下步骤：
66.步骤s301：在上述第二电极600上沉积惰性导电材料并图形化，形成第三电极700。第三电极700的材料可以为pt、au、pd、w或tin，第三电极700的厚度可以为10nm～200nm，但不限于此。
67.步骤s302：在上述第三电极700上沉积具备长时程记忆特性的材料，形成第二介质层301。第二介质层301的材料可以为hfo2、tiox及taox中的一种或多种层叠而成的材料，但不仅限于此。
68.步骤s303：在上述第二介质层301上沉积导电材料并图形化，形成第四电极800。第二电极600的材料可以为tin、poly
‑
si、pd、pt、w、cu、ag或au等导电材料，第二电极600的厚度可以为10nm～100nm，但不仅限于此。
69.值得注意的是，第二介质层301所采用的的材料可以确保第二介质层301与第三电极700或第四电极800形成肖特基势垒。当第三电极700的材料为功函数大的导电材料时，第四电极800的材料则为功函数小的导电材料。或，当第三电极700的材料为功函数小的导电材料时，第四电极800的材料则为功函数大的导电材料。可以根据实际情况，重复执行步骤s301～步骤s303。
70.在一种可能实现的方式中，上述步骤s400可以包括以下步骤：
71.步骤s401：在上述第四电极800上沉积惰性导电材料并图形化，形成第五电极900。第五电极900的材料可以为pt、au、pd、w或tin，第五电极900的厚度可以为10nm～200nm，但不限于此。
72.步骤s402：在上述第五电极900上沉积具备阈值转变特性的材料，形成第三介质层401。第三介质层401的材料可以为nbox及vox中的一种或多种层叠而成的材料，但不仅限于此。
73.步骤s403：在上述第二介质层301上沉积导电材料并图形化，形成第六电极1000。第六电极1000的材料可以为tin、poly
‑
si、pd、pt、w、cu、ag或au等导电材料，第六电极1000的厚度可以为10nm～100nm，但不仅限于此。
74.值得注意的是，第三介质层401所采用的的材料可以确保第三介质层401与第五电极900或第六电极1000形成肖特基势垒。当第五电极900的材料为功函数大的导电材料时，第六电极1000的材料则为功函数小的导电材料。或，当第五电极900的材料为功函数小的导电材料时，第六电极1000的材料则为功函数大的导电材料。可以根据实际情况，重复执行步骤s401～步骤s403。
75.尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看附图、公开内容、以及所附权利要求书，可理解并实现公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
76.尽管结合具体特征及其实施例对本发明进行了描述，显而易见的，在不脱离本发明的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所
附权利要求所界定的本发明的示例性说明，且视为已覆盖本发明范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。