芯片叠层封装结构和芯片叠层封装方法与流程

1.本发明涉及半导体封装技术领域，具体而言，涉及一种芯片叠层封装结构和芯片叠层封装方法。


背景技术：

2.在芯片封装领域，随着技术的发展，出现了多个芯片堆叠的结构，对于现有的堆叠技术，其通常采用的是简单重复堆叠，对于多个芯片的布局要求较高，且打线或焊接时容易相互之间造成干涉，无疑提高了封装难度，且无法有效利用三维空间进行堆叠，造成产品存储芯片数量不足，进而导致产品性能低下。


技术实现要素：

3.本发明的目的包括，例如，提供了一种芯片叠层封装结构和芯片叠层封装方法，其能够实现多个芯片的堆叠，同时能够避免多个芯片之间打线或焊接时相互干涉，降低了封装难度，且提升了存储芯片数量，提高了产品性能。
4.本发明的实施例可以这样实现：
5.第一方面，本发明提供一种芯片叠层封装结构，包括：
6.基底电路板；
7.贴装在所述基底电路板上的第一芯片；
8.设置在所述基底电路板上，并包覆在所述第一芯片外的保护覆胶层；
9.设置在所述保护覆胶层上的第二芯片；
10.设置在所述基底电路板上，并包覆在所述保护覆胶层外的线路连接层；
11.设置在所述线路连接层上的第三芯片；
12.设置在所述基底电路板上，并包覆在所述线路连接层和所述第三芯片外的包封层；
13.其中，所述线路连接层上设置有第一电性柱，所述第一电性柱的两端分别贯穿至所述线路连接层的两侧表面，所述第三芯片和所述第二芯片分别与所述第一电性柱的两端连接，所述第三芯片、所述第二芯片以及所述线路连接层通过所述第一电性柱电连接为一体，所述线路连接层与所述基底电路板电连接。
14.在可选的实施方式中，所述线路连接层包括电性布线层和第一介质层，所述电性布线层包覆在所述保护覆胶层外，所述第一介质层包覆在所述电性布线层外，所述第三芯片设置在所述第一介质层上，所述第二芯片与所述电性布线层电连接，所述第三芯片通过所述第一电性柱与所述第二芯片电连接，所述电性布线层与所述基底电路板电连接。
15.在可选的实施方式中，所述线路连接层还包括第二介质层，所述第二介质层包覆在所述保护覆胶层外，所述电性布线层包覆在所述第二介质层外，所述第二芯片贴装在所述第二介质层上。
16.在可选的实施方式中，所述第一介质层上还设置有第二电性柱，所述第二电性柱
贯穿所述第一介质层并与所述电性布线层连接，所述第三芯片与所述第二电性柱连接，并通过所述第二电性柱与所述电性布线层电连接。
17.在可选的实施方式中，所述第二芯片和所述第三芯片均为多个，多个所述第二芯片和多个所述第三芯片一一对应设置，每个所述第二芯片与对应的所述第三芯片之间设置有所述第一电性柱，所述电性布线层包括第一电性层和第二电性层，所述第一电性层和所述第二电性层错层设置，所述第一电性层上设置有至少一个所述第一电性柱，所述第二电性层上设置有至少一个所述第一电性柱。
18.在可选的实施方式中，所述基底电路板上设置有基底焊盘，所述基底焊盘围设在所述第一芯片的周围，所述线路连接层与所述基底焊盘连接，并通过所述基底焊盘与所述基底电路板电连接。
19.在可选的实施方式中，所述第二芯片嵌设在所述保护覆胶层上，且所述第二芯片的表面与所述保护覆胶层的表面相平齐。
20.在可选的实施方式中，所述线路连接层的形状与所述保护覆胶层相适配，所述保护覆胶层包括凸台部和第一环绕部，所述第一环绕部环设在所述凸台部的周围，且所述凸台部相对于所述基底电路板的高度大于所述第一环绕部相对于所述基底电路板的高度，以使所述凸台部相对于所述第一环绕部凸起设置，所述凸台部上设置有至少一个所述第二芯片，所述第一环绕部上设置有至少一个所述第二芯片。
21.在可选的实施方式中，所述保护覆胶层还包括第二环绕部，所述第二环绕部环设在所述第一环绕部的周围，且所述第二环绕部相对于所述基底电路板的高度小于所述第一环绕部相对于所述基底电路板的高度，以使所述第二环绕部和所述第一环绕部形成阶梯状结构，所述第二环绕部上也设置有至少一个所述第二芯片。
22.第二方面，本发明提供一种芯片叠层封装方法，用于制备如前述实施方式所述的芯片叠层封装结构，包括：
23.在基底电路板上贴装第一芯片；
24.在所述基底电路板上设置包覆在所述第一芯片外的保护覆胶层；
25.在所述保护覆胶层上热压贴装第二芯片；
26.在所述基底电路板上设置包覆在所述保护覆胶层和所述第二芯片外的线路连接层；
27.在所述线路连接层上贴装第三芯片；
28.在所述基底电路板上设置包覆在所述线路连接层和所述第三芯片外的包封层；
29.其中，所述线路连接层上设置有第一电性柱，所述第一电性柱的两端分别贯穿至所述线路连接层的两侧表面，所述第三芯片和所述第二芯片分别与所述第一电性柱的两端连接，所述第三芯片、所述第二芯片以及所述线路连接层通过所述第一电性柱电连接为一体，所述线路连接层与所述基底电路板电连接。
30.本发明实施例的有益效果包括，例如：
31.本发明提供的一种芯片叠层封装结构，通过在基底电路板上贴装第一芯片，再在包覆在第一芯片外的保护覆胶层上设置第二芯片，并在包覆在保护覆胶层外的线路连接层上设置第三芯片，且在线路连接层上还设置有第一电性柱，第三芯片、第二芯片以及线路连接层通过第一电性柱电连接为一体，线路连接层与基底电路板电连接，从而实现了第三芯
片、第二芯片与基底电路板之间的电连接。相较于现有技术，本发明通过贴装第一芯片，并将第二芯片和第三芯片分别设置在线路连接层的上下两侧，完成了芯片的堆叠，这种堆叠结构避免了芯片之间的相互干涉，且无需打线，降低了封装难度，且提升了存储芯片数量，提高了产品性能。
附图说明
32.为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
33.图1为本发明第一实施例提供的芯片叠层封装结构的整体示意图；
34.图2为本发明第一实施例提供的芯片叠层封装结构在第一视角下的局部示意图；
35.图3为本发明第一实施例提供的芯片叠层封装结构在第二视角下的局部示意图；
36.图4为本发明第二实施例提供的芯片叠层封装结构的整体示意图；
37.图5为本发明第二实施例提供的芯片叠层封装结构的局部示意图；
38.图6为本发明第三实施例提供的芯片叠层封装结构的局部示意图；
39.图7为本发明第四实施例提供的芯片叠层封装结构的局部示意图；
40.图8为本发明第五实施例提供的芯片叠层封装方法的步骤框图；
41.图9至图14为本发明第五实施例提供的芯片叠层封装方法的工艺流程图。
42.图标：100
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芯片叠层封装结构；110
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基底电路板；111
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基底焊盘；120
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第一芯片；130
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保护覆胶层；131
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凸台部；133
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第一环绕部；135
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第二环绕部；140
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第二芯片；150
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线路连接层；151
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电性布线层；153
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第一介质层；155
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第二介质层；157
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第一电性层；159
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第二电性层；160
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第三芯片；170
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包封层；180
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第一电性柱；190
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第二电性柱。
具体实施方式
43.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
44.因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
45.应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
46.在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
47.此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
48.正如背景技术中所公开的，现有的封装结构，其芯片堆叠往往是直接将多个芯片摞在一起，然后进行塑封，这种结构在封装时并不稳定，容易垮塌，并且由于多个芯片均需要与基板实现电连，无论是打线还是导电孔来实现电连，无疑都增加了工艺步骤，提升了封装难度。且芯片之间也容易形成相互干涉，对于芯片的布局要求高，结构复杂，难以实现芯片数量的突破，使得堆叠的芯片数量有限，降低了器件性能。
49.为了解决上述问题，本发明提供了一种芯片叠层封装结构和芯片叠层封装方法，需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
50.第一实施例
51.请参见图1至图3，本实施例提供了一种芯片叠层封装结构100，其结构简单，芯片布局要求低，且避免了芯片之间相互干涉，降低了封装难度，同时能够堆叠更多芯片，提升器件性能。
52.本实施例提供的芯片叠层封装结构100，包括基底电路板110、第一芯片120、保护覆胶层130、第二芯片140、线路连接层150、第三芯片160和包封层170，第一芯片120贴装在基底电路板110上，保护覆胶层130设置在基底电路板110上，并包覆在第一芯片120外，第二芯片140设置在保护覆胶层130上，线路连接层150设置在基底电路板110上，并包覆在保护覆胶层130外的线路连接层150，第三芯片160设置在线路连接层150上，包封层设置在基底电路板110上，并包覆在线路连接层150和第三芯片160外，其中，线路连接层150上设置有第一电性柱180，第一电性柱180的两端分别贯穿至线路连接层150的两侧表面，第三芯片160和第二芯片140分别与第一电性柱180的两端连接，第三芯片160、第二芯片140以及线路连接层150通过第一电性柱180电连接为一体，线路连接层150与基底电路板110电连接。
53.在本实施例中，第一芯片120、第二芯片140和第三芯片160可以是同类芯片，也可以是不同类型的芯片，例如，第一芯片120为控制芯片，第二芯片140和第三芯片160为存储芯片。同时，第一芯片120、第二芯片140以及第三芯片160的结构尺寸可以相同，也可以不同，在尺寸不同的情况下，例如第一芯片120的尺寸较大时，将第一芯片120直接贴装在基底电路板110上，将第二芯片140和第三芯片160贴装在线路连接层150的上下两侧，从而使得整体结构更加紧凑，更有利于第二芯片140和第三芯片160的堆叠数量的提高。
54.需要说明的是，本实施例中第二芯片140和第三芯片160均为多个，多个第二芯片140和多个第三芯片160一一对应设置，且每个第二芯片140与对应的第三芯片160之间均设置有第一电性柱180。多个第二芯片140均设置在保护覆胶层130上，并贴设在线路连接层150的下侧表面，且多个第二芯片140分别设置在保护覆胶层130的不同位置。多个第三芯片160均贴设在线路连接层150的上侧表面，并位于线路连接层150的不同位置。当然，此处第二芯片140和第三芯片160的具体数量并不做限定，可以第二芯片140和第三芯片160的尺寸以及封装尺寸的要求合理地对第二芯片140和第三芯片160的数量进行设置。
55.在本实施例中，基底电路板110上设置有基底焊盘111，基底焊盘111围设在第一芯片120的周围，线路连接层150与基底焊盘111连接，并通过基底焊盘111与基底电路板110电连接。具体地，基底焊盘111为多个，多个基底焊盘111环绕设置，并用于界定基底电路板110上的贴装区域，第一芯片120贴设在该贴装区域的中部，从而使得多个基底焊盘111环绕设
置在第一芯片120的周围，在形成线路连接层150时，线路连接层150与至少一个基底焊盘111电接触，从而实现了线路连接层150与基底电路板110之间的电连接。
56.在本实施例中，保护覆胶层130包覆在第一芯片120外，可以通过真空覆膜机将胶层包覆在第一芯片120表面，且保护覆胶层130的边缘限定于基底焊盘111所界定的贴装区域。对于保护覆胶层130的边缘限定，可以将基底焊盘111设置一定高度，并利用基底焊盘111挡胶的方式实现，也可以直接将基底焊盘111设置成环状的凸起结构，从而直接将胶层围挡在内。具体地，保护覆胶层130为热塑性胶体，例如聚乙烯、聚丙烯、聚氯乙烯聚合物等的高分子材料，其受热会发生一定的变形，从而方便后续通过热压工艺贴装第二芯片140。
57.需要说明的是，本实施例中的第一芯片120为倒装芯片，基底电路板110的贴装区域设置有电连接焊盘，第一芯片120的底部设置有连接凸点，连接凸点与电连接焊盘焊接在一起，从而实现了第一芯片120的倒装电连接。第一芯片120的具体贴装结构可参考现有的倒装芯片。当然，此处第一芯片120也可以采用正装芯片，即第一芯片120通过打线的方式与基底电路板110实现电连接，同时保护覆胶层130需要将打线包覆在内。
58.在本实施例中，第二芯片140嵌设在保护覆胶层130上，且第二芯片140的表面与保护覆胶层130的表面相平齐。具体地，保护覆胶层130成型后，由于保护覆胶层130采用了热塑性胶体，需要通过热压焊的工艺贴装第二芯片140，利用热压贴片机台上的焊头以及轨道加热基板，使得保护覆胶层130受热后软化，然后将第二芯片140贴装在热塑胶层上侧表面，且第二芯片140与热塑胶层的表面相平齐，冷却后第二芯片140被热塑胶包覆，并漏出第二芯片140的表面。
59.在本实施例中，线路连接层150的形状与保护覆胶层130相适配，保护覆胶层130包括凸台部131和第一环绕部133，第一环绕部133环设在凸台部131的周围，且凸台部131相对于基底电路板110的高度大于第一环绕部133相对于基底电路板110的高度，以使凸台部131相对于第一环绕部133凸起设置，凸台部131上设置有至少一个第二芯片140，第一环绕部133上设置有至少一个第二芯片140。具体地，由于贴装有第一芯片120，在形成保护覆胶层130时，位于中间位置的保护覆胶层130向上凸起，以包覆第一芯片120，同时线路连接层150也在中间位置向上凸起，并形成了凸台部131，位于周围的部分形成了第一环绕部133，第一环绕部133和凸台部131均一体形成，凸台部131的上下表面可以设置多个第二芯片140和第三芯片160，第一环绕部133的表面也可以设置多个第二芯片140和第三芯片160。
60.需要说明的是，此处线路连接层150可以采用物理气相沉积工艺(pvd)、化学气相沉积工艺(cvd)、溅射、电镀或化学镀中的一种方式制备得到。
61.在本实施例中，线路连接层150包括电性布线层151和第一介质层153，电性布线层151包覆在保护覆胶层130外，第一介质层153包覆在电性布线层151外，第三芯片160设置在第一介质层153上，第二芯片140与电性布线层151电连接，第三芯片160通过第一电性柱180与第二芯片140电连接，电性布线层151与基底电路板110电连接。
62.具体地，在保护覆胶层130成型且第二芯片140设置在保护覆胶层130上之后，可以通过覆胶、布线的方式形成包覆在第二芯片140和保护覆胶层130外的电性布线层151，然后再在电性布线层151的表面形成第一介质层153，其中第一介质层153采用介电材料，例如胺类固化环氧化物材料、环氧化物高分子、聚酰亚胺等，通过设置第一介质层153，能够有效实现对电性布线层151的保护，避免水汽/湿气或者异物污染/esd等问题，提高了产品的可靠
性。
63.需要说明的是，在本实施例中，第一电性柱180同时贯穿第一介质层153和电性布线层151，本实施例中第二芯片140可以通过焊盘与电性布线层151电连，并通过第一电性柱180与第三芯片160实现电连接。在形成第一电性柱180时，可以在第一介质层153成型后，通过激光开孔的方式在第一介质层153和电性布线层151上开孔，然后溅射金属形成第一电性柱180。当然，此处第一电性柱180也可以通过挖槽后填充导电胶固化后形成，此处对于第一电性柱180的具体成型方式不作限定。
64.在本发明其他较佳的实施例中，线路连接层150也可以仅仅包括电性布线层151，第三芯片160和第二芯片140分别设置在电性布线层151的上下两侧，且第三芯片160和第二芯片140中至少一个与电性布线层151直接通过焊盘电连接。其具体设置结构在此不再赘述。
65.综上所述，本实施例提供了一种芯片叠层封装结构100，其通过在基底电路板110上贴装第一芯片120，再在包覆在第一芯片120外的保护覆胶层130上设置第二芯片140，并在包覆在保护覆胶层130外的线路连接层150上设置第三芯片160，且在线路连接层150上还设置有第一电性柱180，第三芯片160、第二芯片140以及线路连接层150通过第一电性柱180电连接为一体，线路连接层150与基底电路板110电连接，从而实现了第三芯片160、第二芯片140与基底电路板110之间的电连接，同时完成了第一芯片120、第二芯片140和第三芯片160的堆叠，这种堆叠结构避免了芯片之间的相互干涉，且无需打线，降低了封装难度，且提升了存储芯片数量，提高了产品性能。
66.第二实施例
67.参见图4和图5，本实施例提供的芯片叠层封装结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。本实施例与第一实施例的不同之处，在于线路连接层150。
68.在本实施例中，线路连接层150包括电性布线层151、第一介质层153和第二介质层155，第二介质层155包覆在保护覆胶层130外，电性布线层151包覆在第二介质层155外，第一介质层153包覆在电性布线层151外，第三芯片160设置在第一介质层153上，第三芯片160通过第一电性柱180与第二芯片140电连接，电性布线层151与基底电路板110电连接，第二芯片140贴装在第二介质层155上。
69.在本实施例中，电性布线层151的上下两侧分别包覆有第一介质层153和第二介质层155，通过双层介质层，能够对电性布线层151起到更好的保护作用。
70.在本实施例中，第一介质层153上还设置有第二电性柱190，第二电性柱190贯穿第一介质层153并与电性布线层151连接，第三芯片160与第二电性柱190连接，并通过第二电性柱190与电性布线层151电连接。具体地，第二电性柱190也可以通过激光开孔后溅射金属后形成，且第二电性柱190和第一电性柱180可以一并形成。
71.在本实施例中第二电性柱190可以将第三芯片160与电性布线层151电连接为一体，再通过第一电性柱180将第二芯片140和第三芯片160电连接为一体，从而保证了电连接效果，避免出现导电接触不良的情况。
72.本实施例提供的芯片叠层封装结构100，通过在电性布线层151的上下两侧设置第一介质层153和第二介质层155，能够对电性布线层151起到更好的保护作用，进一步提升了
器件的可靠性。
73.第三实施例
74.参见图6，本实施例提供了一种芯片叠层封装结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。本实施例与第一实施例的不同之处，在于线路连接层150。
75.在本实施例中，线路连接层150包括电性布线层151、第一介质层153和第二介质层155，第二介质层155包覆在保护覆胶层130外，电性布线层151包覆在第二介质层155外，第一介质层153包覆在电性布线层151外，第三芯片160设置在第一介质层153上，第三芯片160通过第一电性柱180与第二芯片140电连接，电性布线层151与基底电路板110电连接，第二芯片140贴装在第二介质层155上。
76.在本实施例中，第二芯片140和第三芯片160均为多个，多个第二芯片140和多个第三芯片160一一对应设置，每个第二芯片140与对应的第三芯片160之间设置有第一电性柱180，电性布线层151包括第一电性层157和第二电性层159，第一电性层157和第二电性层159错层设置，第一电性层157上设置有至少一个第一电性柱180，第二电性层159上设置有至少一个第一电性柱180。
77.在本实施例中，第一电性层157和第二电性层159采用错层设置，且第一电性层157上设置有至少一个第一电性柱180，并直接与至少一个第二芯片140和至少一个第三芯片160电连接为一体，第二电性层159上设置有至少一个第一电性柱180，并直接与至少一个第二芯片140和至少一个第三芯片160电连接为一体。采用错层设计，利用不同电性层连接不同芯片，可以大幅减小布线长度，提高芯片传输效率。同时可以根据贴装的第二芯片140和第三芯片160的类型，设计不同电性层的焊接线宽，例如第一电性层157的焊接线宽设计为35μm，从而对的对应的第二芯片140和第三芯片160上的焊盘大小设计为55μm，第二电性层159的焊接线宽设计为55μm，第二芯片140和第三芯片160上的焊盘大小设计为75μm，从而实现了第一电性层157和第二电性层159上分别贴装不同类型的第二芯片140/第三芯片160，提升了贴装的适应性。
78.当然，此处电性布线层151也可以采用多层电性层的结构，且多层电性层分别错层设计，其能够适用更多的芯片类型，并大幅减小布线长度。
79.第四实施例
80.参见图7，本实施例提供了一种芯片叠层封装结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
81.在本实施例中，保护覆胶层130包括凸台部131、第一环绕部133和第二环绕部135，第一环绕部133环设在凸台部131的周围，且凸台部131相对于基底电路板110的高度大于第一环绕部133相对于基底电路板110的高度，以使凸台部131相对于第一环绕部133凸起设置，凸台部131上设置有至少一个第二芯片140，第一环绕部133上设置有至少一个第二芯片140。第二环绕部135环设在第一环绕部133的周围，且第二环绕部135相对于基底电路板110的高度小于第一环绕部133相对于基底电路板110的高度，以使第二环绕部135和第一环绕部133形成阶梯状结构，第二环绕部135上也设置有至少一个第二芯片140。
82.在本实施例中，凸台部131、第一环绕部133和第二环绕部135形成了阶梯状凸台结
构，从而能够在不同的台阶面上分别布置多个第二芯片140，进一步提升了芯片的堆叠数量。本实施例中阶梯状结构为三层，即凸台部131、第一环绕部133和第二环绕部135分别形成了三层台阶面。当然，此处阶梯状结构的层数也可以是四层、五层或六层，对于保护覆胶层130的阶梯层数，在此不做限定。
83.第五实施例
84.参见图8，本实施例提供了一种芯片叠层封装方法，用于制备如第一实施例、第二实施例、第三实施例或第四实施例提供的芯片叠层封装结构100，该方法包括以下步骤：
85.s1：在基底电路板110上贴装第一芯片120。
86.结合参见图9，具体而言，提供一基底电路板110，在基底电路板110上设计有基底焊盘111和电连接焊盘，基底焊盘111环绕设置并圈定了贴装区域，电连接焊盘位于贴装区域内。在贴装区域内贴装第一芯片120，此处第一芯片120为倒装芯片，第一芯片120上的连接凸点与电连接焊盘焊接，实现第一芯片120与基底电路板110相连。
87.s2：在基底电路板110上设置包覆在第一芯片120外的保护覆胶层130。
88.结合参见图10，具体而言，通过真空覆膜机将胶层包覆在第一芯片120的表面，固化后形成保护覆胶层130，且保护覆胶层130的边缘限定于基底焊盘111所界定的贴装区域。对于保护覆胶层130的边缘限定，可以将基底焊盘111设置一定高度，并利用基底焊盘111挡胶的方式实现，也可以直接将基底焊盘111设置成环状的凸起结构，从而直接将胶层围挡在内。
89.在本实施例中，保护覆胶层130为热塑性胶，例如聚乙烯、聚丙烯、聚氯乙烯聚合物等的高分子材料，其受热会发生一定的变形，从而方便后续制程。
90.s3：在保护覆胶层130上热压贴装第二芯片140。
91.结合参见图11，具体而言，保护覆胶层130成型后，由于保护覆胶层130采用了热塑性胶体，可以通过热压焊的工艺贴装第二芯片140，利用热压贴片机台上的焊头以及轨道加热基板，使得保护覆胶层130受热后软化，然后将第二芯片140贴装在热塑胶层上侧表面，且第二芯片140与热塑胶层的表面相平齐，冷却后第二芯片140被热塑胶包覆，并漏出第二芯片140的表面。
92.s4：在基底电路板110上设置包覆在保护覆胶层130和第二芯片140外的线路连接层150。
93.结合参见图12，具体而言，在完成第二芯片140的热压贴装后，利用光罩将预定rdl电性层位置遮住而未曝光，然后通过显影工艺，利用显影液以喷洒的方式来去除未曝光区域，漏出rdl电性布线层151位置，形成凹槽，然后再次利用曝光显影技术，在凹槽处完成rdl布线。其中导热孔可以在曝光显影过程中一并成型。同时可以通过物理气相沉积工艺(pvd)、化学气相沉积工艺(cvd)、溅射、电镀或化学镀中的一种制备得到rdl电性布线层151。
94.需要说明的是，在形成第一实施例提供的芯片叠层封装结构100时，在形成电性布线层151后，再次在其表面涂覆介电材料，形成第一介质层153，实现保护。
95.在形成第二实施例提供的芯片叠层封装结构100时，在形成电性布线层151之前，需要在保护覆胶层130上涂覆介电材料，形成第二介质层155，实现保护。
96.在形成第三实施例提供的芯片叠层封装结构100时，在形成电性布线层151时，需
要分别设置，且使得不同电性层错层设置。
97.在形成线路连接层150后，还需要在线路连接层150上通过激光开孔工艺开槽，然后溅射金属形成第一电性柱180。
98.s5：在线路连接层150上贴装第三芯片160。
99.结合参见图13，具体而言，在线路连接层150的上贴装第三芯片160，第三芯片160与第一电性柱180连接，从而使得第二芯片140、第三芯片160以及线路连接层150电连接为一体。
100.s6：在基底电路板110上设置包覆在线路连接层150和第三芯片160外的包封层170。
101.结合参见图14，具体而言，通过塑封工艺，将连接好的结构，利用塑封料保护起来，形成包封层170，再次通过植球工艺，在基板背面植锡球后，通过切割工艺，将产品切割围单颗，完成制程。
102.在本实施例中，线路连接层150上设置有第一电性柱180，第一电性柱180的两端分别贯穿至线路连接层150的两侧表面，第三芯片160和第二芯片140分别与第一电性柱180的两端连接，第三芯片160、第二芯片140以及线路连接层150通过第一电性柱180电连接为一体，线路连接层150与基底电路板110电连接。
103.综上所述，本实施例提供了一种芯片叠层封装方法，其通过在基底电路板110上贴装第一芯片120，再在包覆在第一芯片120外的保护覆胶层130上设置第二芯片140，并在包覆在保护覆胶层130外的线路连接层150上设置第三芯片160，且在线路连接层150上还设置有第一电性柱180，第三芯片160、第二芯片140以及线路连接层150通过第一电性柱180电连接为一体，线路连接层150与基底电路板110电连接，从而实现了第三芯片160、第二芯片140与基底电路板110之间的电连接，同时完成了第一芯片120、第二芯片140和第三芯片160的堆叠，这种堆叠结构避免了芯片之间的相互干涉，且无需打线，降低了封装难度，且提升了存储芯片数量，提高了产品性能。
104.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。