半导体结构及其形成方法与流程

1.本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.动态随机存取存储器(dynamic random access memory，简称dram)是一种半导体存储器，主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。
3.动态随机存取存储器(dram)的基本存储单元由一个晶体管和一个存储电容组成，而存储阵列由多个存储单元组成。因此，存储器芯片面积的大小就取决于基本存储单元的面积大小。
4.现有的动态随机存取存储器还有待改善。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，以改善动态随机存取存储器的性能，降低形成动态随机存取存储器的工艺难度。
6.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：第一衬底，所述第一衬底包括若干第一有源区组和若干第二有源区组，若干第一有源区组和若干第二有源区组沿第一方向间隔排列，每个第一有源区组包括沿第二方向排列的若干第一有源区，每个第二有源区组包括沿第二方向排列的若干第二有源区，所述第一方向和第二方向互相垂直，所述第一有源区在第一衬底表面具有第一投影，所述第二有源区在第一衬底表面具有第二投影，所述第一投影和第二投影是形状相同的矩形，并且，相邻的第一投影和第二投影的中心线在第二方向上不重合；位于若干第一有源区和若干第二有源区之间的第一隔离层；相互独立的若干字线栅结构，所述字线栅结构位于所述第一衬底和第一隔离层内，所述字线栅结构沿第一方向延伸且沿第二方向排布，每个字线栅结构沿第一方向贯穿在所述第二方向上相邻的1排第一有源区和1排第二有源区；若干位线结构，每个位线结构位于1个第一有源区组或1个第二有源区组上；位于若干第一有源区和若干第二有源区上的若干电容结构，并且，所述电容结构和位线结构分别位于第一衬底相对的两个表面上。
7.可选的，还包括：位于第一衬底内的若干第二隔离结构，在垂直于第一衬底表面的方向上，第二隔离结构的高度小于第一隔离层的高度，所述第二隔离结构位于相邻的字线栅结构之间，并且，每个第二隔离结构沿第一方向贯穿1排第一有源区或1排第二有源区。
8.可选的，所述第一衬底包括相对的第一面和第二面，所述位线结构位于所述第一面上，所述电容结构位于所述第二面上，所述第二面暴露出所述第二隔离结构的底面。
9.可选的，位于每个第一有源区和每个第二有源区的第一面的第一掺杂区，并且，在所述第二方向上，每个位线结构与1列第一有源区或1列第二有源区的第一掺杂区电连接。
10.可选的，所述第二隔离结构在朝向第一面的方向上的顶面高于所述字线栅结构高度的二分之一。
11.可选的，在若干电容结构中，每2个电容结构位于1个第一有源区或1个第二有源区的第二面上，并且，在所述第二方向上，所述2个电容结构分别位于贯穿所述1个第一有源区或1个第二有源区的第二隔离结构的两侧。
12.可选的，位于每个第一有源区和每个第二有源区的第二面的第二掺杂区，在所述第二方向上，所述第二掺杂区位于所述第二隔离结构的两侧，在垂直于第二面的方向上，所述第二掺杂区的深度小于所述第二隔离结构的高度，并且，每个电容结构与所述第二隔离结构的两侧中的一侧的第二掺杂区电连接。
13.可选的，所述电容结构在第二面的投影与所述第二掺杂区至少部分重合。
14.可选的，所述第一衬底包括相对的第一面和第二面，所述电容结构位于所述第一面上，所述位线结构位于所述第一面上，所述第一面暴露出所述第二隔离结构的顶面。
15.可选的，位于每个第一有源区和每个第二有源区的第二面的第一掺杂区，并且，在所述第二方向上，每个位线结构与1列第一有源区或1列第二有源区的第一掺杂区电连接。
16.可选的，所述第二隔离结构在朝向第二面的方向上的底面低于所述字线栅结构高度的二分之一。
17.可选的，在若干电容结构中，每2个电容结构位于1个第一有源区或1个第二有源区的第一面上，并且，在所述第二方向上，所述2个电容结构分别位于贯穿所述1个第一有源区或1个第二有源区的第二隔离结构的两侧。
18.可选的，位于每个第一有源区和每个第二有源区的第一面的第二掺杂区，在所述第二方向上，所述第二掺杂区位于所述第二隔离结构的两侧，在垂直于第一面的方向上，所述第二掺杂区的深度小于所述第二隔离结构的高度，并且，每个电容结构与所述第二隔离结构的两侧中的一侧的第二掺杂区电连接。
19.可选的，所述电容结构在第一面的投影与所述第二掺杂区至少部分重合。
20.可选的，还包括：位于每个第一掺杂区上的第一导电结构。
21.可选的，还包括：位于每个电容结构与第二掺杂区之间的第二导电结构。
22.可选的，所述字线栅结构的顶面低于所述第一隔离层的顶面，所述半导体结构还包括：位于字线栅结构顶面的覆盖介质层，所述覆盖介质层还位于所述第一隔离层内。
23.可选的，相邻的第一投影的中心之间、相邻的第二投影的中心之间沿第一方向具有相等的间距w1，所述间距w1＝2t1，所述t1是相邻的位线投影沿第一方向同一侧的边缘之间的间距，所述位线投影是位线结构在第一衬底表面的投影。
24.可选的，相邻的第一投影的中心之间、相邻的第二投影的中心之间沿第二方向具有相等的间距w2，所述间距w2＝2t2，所述t2是相邻的字线投影沿第二方向同一侧的边缘之间的间距，所述字线投影是字线栅结构在第一衬底表面的投影。
25.相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供第一衬底，所述第一衬底包括若干第一有源区组和若干第二有源区组，若干第一有源区组和若干第二有源区组沿第一方向间隔排列，每个第一有源区组包括沿第二方向排列的若干第一有源区，每个第二有源区组包括沿第二方向排列的若干第二有源区，所述第一方向和第二方向互相垂直，所述第一有源区在第一衬底表面具有第一投影，所述第二有源区在第一衬底表面具有第二投影，所述第一投影和第二投影是形状相同的矩形，并且，相邻的第一投影和第二投影的中心线在第二方向上不重合；在若干第一有源区和若干第二有源区之间形成第
一隔离层；在所述第一衬底和第一隔离层内形成相互独立的若干字线栅结构，所述字线栅结构沿第一方向延伸且沿第二方向排布，每个字线栅结构沿第一方向贯穿在所述第二方向上相邻的1排第一有源区和1排第二有源区；在形成所述字线栅结构之后，形成若干位线结构，每个位线结构位于1个第一有源区组或1个第二有源区组上；在形成所述字线栅结构之后，在若干第一有源区和若干第二有源区上形成若干电容结构，并且，所述电容结构和位线结构分别位于第一衬底相对的两个表面上。
26.可选的，若干所述字线栅结构的形成方法包括：在第一隔离层、若干第一有源区和若干第二有源区内形成若干第一凹槽，若干第一凹槽沿第一方向延伸且沿第二方向排列，第一凹槽的深度小于第一隔离层的高度，每个第一凹槽的内壁面暴露出所述第一隔离层、以及在第二方向上相邻的1排第一有源区和1排第二有源区；在若干第一凹槽内形成若干所述字线栅结构。
27.可选的，所述字线栅结构的顶面低于所述第一隔离层的顶面，所述半导体结构的形成方法还包括：在形成若干字线栅结构之后，在所述第一凹槽内形成覆盖介质层，所述覆盖介质层位于所述字线栅结构顶面。
28.可选的，在垂直于第一衬底表面的方向上，所述第一衬底包括相对的第一面和第二面，所述位线结构位于所述第一面上，所述电容结构位于所述第二面上。
29.可选的，还包括：在形成所述字线栅结构之后，且在形成所述位线结构之前，在每个第一有源区和每个第二有源区的第一面形成第一掺杂区。
30.可选的，还包括：提供第二衬底；在形成所述位线结构之后，键合所述第一衬底和第二衬底，所述第一面朝向所述第二衬底的表面。
31.可选的，还包括：键合所述第一衬底和第二衬底后，自所述第二面平坦化所述第一衬底，直至暴露出第一隔离层底面；自所述第二面平坦化所述第一衬底后，在所述第一衬底内形成若干第二隔离结构，所述第二面暴露出所述第二隔离结构，在垂直于第二面的方向上，第二隔离结构的高度小于第一隔离层的高度，所述第二隔离结构位于相邻的字线栅结构之间，并且，每个第二隔离结构沿第一方向贯穿1排第一有源区或1排第二有源区。
32.可选的，还包括：在形成所述第二隔离结构之后，且在形成若干电容结构之前，在每个第一有源区和每个第二有源区的第二面形成第二掺杂区，在所述第二方向上，所述第二掺杂区位于所述第二隔离结构的两侧，在垂直于第二面的方向上，所述第二掺杂区的深度小于所述第二隔离结构的高度。
33.可选的，所述第一衬底包括相对的第一面和第二面，所述电容结构位于所述第一面上，所述位线结构位于所述第二面上。
34.可选的，还包括：在形成所述字线栅结构之后，且在形成所述电容结构之前，在所述第一衬底内形成若干第二隔离结构，所述第一面暴露出所述第二隔离结构，在垂直于第一面的方向上，第二隔离结构的高度小于第一隔离层的高度，所述第二隔离结构位于相邻的字线栅结构之间，并且，每个第二隔离结构沿第一方向贯穿1排第一有源区或1排第二有源区。
35.可选的，还包括：在形成第二隔离结构之后，且在形成电容结构之前，在每个第一有源区和每个第二有源区的第一面形成第二掺杂区，在所述第二方向上，所述第二掺杂区位于所述第二隔离结构的两侧，并且，在垂直于第一面的方向上，所述第二掺杂区的深度小
于所述第二隔离结构的高度。
36.可选的，还包括：提供第二衬底；在形成所述电容结构之后，键合所述第一衬底和第二衬底，所述第一面朝向所述第二衬底的表面。
37.可选的，还包括：键合所述第一衬底和第二衬底后，自所述第二面平坦化所述第一衬底，直至暴露出第一隔离层底面；自所述第二面平坦化所述第一衬底后，且在形成位线结构之前，在每个第一有源区和每个第二有源区的第二面形成第一掺杂区。
38.可选的，还包括：在形成位线结构之前，在每个第一掺杂区上形成第一导电结构。
39.可选的，还包括：在形成电容结构之前，在所述第二隔离结构沿第二方向每一侧的第二掺杂区上形成第二导电结构。
40.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
41.本发明的技术方案提供的半导体结构中，一方面，由于位线结构和电容结构分别位于第一衬底相对的两个表面，同时，所述字线栅极结构位于第一隔离层和第一衬底内，因此，半导体结构的布线更简单，并且，位线结构与电容结构之间间距较大，从而，降低了布线产生的寄生电容、位线结构与电容结构之间产生的寄生电容等，由此，降低了存储器的电容制造难度。。另一方面，通过第一投影和第二投影的形状、若干第一有源区和若干第二有源区的排列方式、以及字线栅结构的位置和排列方式，能够高效地利用垂直于第一衬底表面的方向上的空间，因此，极大地节约了沿第一衬底表面方向上需要占用的面积，从而，有效提高存储阵列单元的密度，提升了存储容量，以提升半导体结构的性能。
42.本发明的技术方案提供的半导体结构的形成方法中，一方面，由于在第一衬底相对的两个表面上分别形成位线结构和电容结构，并且，在所述第一隔离层和第一衬底内形成字线栅结构，因此，电容结构、字线栅结构、位线结构三者位置之间无需互相避让，从而，能够简化字线栅结构和位线结构的布线方式，并提高电容结构的排布位置的自由度，从而，降低了制造工艺的难度。另一方面，通过第一投影和第二投影的形状、以及若干第一有源区和若干第二有源区的排列方式，能够使若干第一有源区和若干第二有源区以均匀的网格形式分布在第一衬底中，因此，在第一衬底相对的两个表面中的一个表面上形成位线结构或电容结构的过程中，对于第一衬底表面进行的平坦化工艺在第一衬底的各区域的停止位置能够接近或相同，从而，有利于使半导体结构各区域的特性的统一性好。此外，通过第一投影和第二投影的形状、若干第一有源区和若干第二有源区的排列方式、以及字线栅结构的位置和排列方式，能够高效地利用垂直于第一衬底表面的方向上的空间，从而，极大地节约了沿第一衬底表面方向上需要占用的面积，有效提高了存储阵列单元的密度，提高了存储容量，以提升半导体结构的性能。
附图说明
43.图1是一实施例中半导体结构的结构示意图；
44.图2至图21是本发明一实施例的半导体结构的形成方法中各步骤的结构示意图；
45.图22至图31是本发明另一实施例的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
46.如背景技术所述，现有的动态随机存取存储器还有待改善。现结合具体的实施例进行分析说明。
47.图1是一实施例中半导体结构的结构示意图。
48.请参考图1，包括：衬底100；位于衬底100内的字线栅极结构101；位于字线栅极结构101两侧衬底100内的源掺杂区103和漏掺杂区102；通过源插塞104与源掺杂区103电连接的位线结构105；通过电容插塞106与漏掺杂区102电连接的电容结构107。
49.所述半导体结构的形成过程为：先形成源掺杂区103和漏掺杂区102，再在衬底100内形成字线栅极结构101，然后形成源插塞104和位线结构105，再形成电容插塞106，最后形成电容结构107。所述半导体结构的沟道为u型，源掺杂区103和漏掺杂区102在字线栅极结构101的水平两侧。位线结构105和电容结构107在晶体管的同侧，在加工工艺上都位于衬底的上方。
50.一方面，电容结构107的电容插塞106需要穿过位线结构105，使得整体的工艺复杂度较高，对于光刻工艺和对准度有极高的要求。另一方面，晶体管的沟道方向沿着衬底100表面的方向延伸，因此，源掺杂区103、漏掺杂区102和晶体管中的沟道占用了大量的衬底100的表面积，导致动态随机存取存储器的集成度低、存储容量少。
51.为解决上述技术问题，本发明的技术方案提供一种半导体结构及其形成方法，通过位线结构和电容结构分别位于第一衬底相对的两个表面，同时，所述字线栅极结构位于第一隔离层和第一衬底内，从而，能够简化布线、减少寄生电容。同时，通过第一投影和第二投影的形状、若干第一有源区和若干第二有源区的排列方式、以及字线栅结构的位置和排列方式，能够高效地利用垂直于第一衬底表面的方向上的空间，因此，极大地节约了沿第一衬底表面方向上需要占用的面积，从而，有效提高存储阵列单元的密度，提高了存储容量，以提升半导体结构的性能。
52.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
53.图2至图21是本发明一实施例的半导体结构的形成方法中各步骤的结构示意图。
54.请参考图2至图4，图2是图3和图4中沿方向m的俯视结构示意图，图3是图2中沿a1
‑
a2方向的剖面结构示意图，图4是图2中沿方向a3
‑
a4的剖面结构示意图，提供第一衬底200。
55.所述第一衬底200包括：若干第一有源区组i和若干第二有源区组ii，若干第一有源区组i和若干第二有源区组ii沿第一方向x间隔排列。
56.每个所述第一有源区组i包括沿第二方向y排列的若干第一有源区201，每个所述第二有源区组ii包括沿第二方向y排列的若干第二有源区202。所述第二方向y与所述第一方向x互相垂直。
57.所述第一有源区201在所述第一衬底200表面具有第一投影2011，所述第二有源区202在第一衬底200表面具有第二投影2021。
58.在本实施例中，所述第一投影2011和第二投影2021是形状相同的矩形，相邻的第一投影2011和第二投影2021的中心线在第二方向y上不重合。
59.在本实施例中，所述矩形沿第二方向y延伸。因此，提高了形成的半导体结构的集成度的同时，还有利于使后续形成的沿第二方向y排布的若干字线栅结构中，相邻字线栅结
构之间在第二方向y上的间距能够更大，以增加形成字线栅结构的工艺窗口的大小，进一步降低工艺难度。
60.所述第一衬底200具有相对的表面。
61.具体的，第一衬底200包括相对的第一面203和第二面204。
62.所述第一衬底200的材料为半导体材料。
63.在本实施例中，所述第一衬底200的材料包括硅。
64.在其他实施例中，第一衬底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
65.需要理解的是，图2中仅示意性地表示出第一衬底200的一部分区域。因此，对于图2中的位于所述一部分区域的边缘的第二有源区202，仅被示出整个第二有源区202的一部分。
66.请参考图5和图6，图5是图6中沿方向m的俯视结构示意图，图6是图5中沿方向a1
‑
a2的剖面示意图，在若干所述第一有源区201和若干所述第二有源区202之间形成第一隔离层210。
67.所述第一隔离层210的材料包括介电材料，所述介电材料包括氧化硅或低k(k小于3.9)材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
68.在本实施例中，形成所述第一隔离层210的方法包括：在所述第一面203上形成第一隔离凹槽掩膜层(未图示)，所述第一隔离凹槽掩膜层暴露出相邻第一有源区201和第二有源区202之间的第一面203；以所述第一隔离凹槽掩膜层为掩膜，刻蚀所述第一衬底200，在若干所述第一有源区201和若干所述第二有源区202之间形成第一隔离凹槽(未图示)；在所述第一隔离凹槽内、所述第一面203形成第一隔离材料层(未图示)；平坦化所述第一隔离材料层，直至暴露出所述第一面203。
69.在本实施例中，形成所述第一隔离凹槽的刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
70.在本实施例中，形成所述第一隔离材料层的工艺包括：化学气相沉积工艺(cvd)、流动性化学气相沉积工艺(fcvd)、物理气相沉积工艺(pvd)和旋涂工艺中的至少一种。
71.在本实施例中，平坦化所述第一隔离材料层的工艺包括化学机械研磨工艺(cmp)。
72.接着，在所述第一衬底200和第一隔离层210内形成相互独立的若干字线栅结构，所述字线栅结构沿第一方向x延伸且沿第二方向y排布，每个字线栅结构沿第一方向x贯穿在所述第二方向y上相邻的1排第一有源区201和1排第二有源区202。形成所述字线栅结构的具体方法请参考图7至图11。
73.请参考图7至图9，图7是图8中沿方向m的俯视结构示意图，图8是图7中沿方向b1
‑
b2的剖面结构示意图，图9是图7中1个第一有源区和部分第一凹槽的立体结构示意图，在第一隔离层210、若干第一有源区201和若干第二有源区202内形成若干第一凹槽211，若干所述第一凹槽211沿第一方向x延伸且沿第二方向y排列。
74.若干所述第一凹槽211为后续形成字线栅结构提供空间。
75.在垂直于所述第一面203的方向上，所述第一凹槽211的深度d1小于第一隔离层210的高度h1，每个第一凹槽211的内壁面暴露出所述第一隔离层210、以及在第二方向y上
相邻的1排第一有源区201和1排第二有源区202。
76.需要理解的是，图9仅示意性的表示出图7中1个第一有源区201、以及该第一有源区201内的部分第一凹槽211。此外，由于第二有源区202的形状与第一有源区201的相同，因此，关于图7中1个第二有源区202、以及该第二有源区202内的部分第一凹槽211的立体结构，请参考图9中示出的第一有源区201和第一凹槽211。
77.在本实施例中，在第一隔离层210、若干第一有源区201和若干第二有源区202内形成若干第一凹槽211的方法包括：在所述第一面203和第一隔离层210上形成第一凹槽掩膜层(未图示)，所述第一凹槽掩膜层暴露出部分第一面203和第一隔离层210的部分顶面；以所述第一凹槽掩膜层为掩膜，刻蚀所述第一衬底200和第一隔离层210，以形成所述第一凹槽211。
78.在本实施例中，形成所述第一凹槽211的刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
79.请参考图10和图11，图10是图11中沿方向m的俯视结构示意图，图11是图10中沿方向b1
‑
b2的剖面结构示意图，在若干第一凹槽211内形成相互独立的若干字线栅结构220。
80.所述字线栅结构220位于所述第一衬底200和第一隔离层210内，所述字线栅结构220沿第一方向x延伸且沿第二方向y排布，每个字线栅结构220沿第一方向x贯穿在所述第二方向y上相邻的1排第一有源区201和1排第二有源区202。
81.需要说明的是，为了便于理解，图10中示意性的表示出：在所述第二方向y上相邻的1排第一投影2011和1排第二投影2021。
82.在本实施例中，所述字线栅结构220的顶面低于第一隔离层210的顶面。
83.在本实施例中，所述字线栅结构220包括：位于第一凹槽211内的栅极(未图示)、以及位于所述栅极和第一衬底200表面之间的栅介质层(未图示)。
84.在本实施例中，栅介质层的材料包括氧化硅或低k材料。
85.在其他实施例中，栅介质层的材料包括高k(k大于3.9)材料，所述高k材料包括氧化铝或氧化铪。
86.在本实施例中，所述栅极为单层。所述栅极的材料例如是多晶硅或金属材料等。
87.在其他实施例中，栅极为复合栅极，所述栅极包括第一栅极、以及位于第一栅极顶面的第二栅极，并且，所述第一栅极和第二栅极的材料不同。所述第一栅极的材料包括金属材料，所述第二栅极结构包括多晶硅。由于所述栅极包括材料不同的第一栅极和第二栅极，因此，通过对第一栅极、第二栅极体积的比例调整，能够调整字线栅结构的阈值电压，以满足不同的器件设计需求。其中，所述金属材料包括钨。
88.在本实施例中，所述字线栅结构220的形成方法包括：在第一凹槽211暴露的第一衬底200表面、以及第一面203形成栅介质膜(未图示)；在形成栅介质膜后，在所述第一凹槽211内、第一面203上、以及第一隔离层210表面形成栅极材料层(未图示)，所述栅极材料层填充满所述第一凹槽211；刻蚀所述栅极材料层和所述栅介质膜，直至栅极材料层顶面以及栅介质膜顶面低于所述隔离层210顶面。
89.在本实施例中，相邻的第一投影2011的中心之间、相邻的第二投影2021的中心之间沿第一方向x具有相等的间距w1，所述间距w1＝2t1(如图13所示)，所述t1是相邻的位线投影(未图示)沿第一方向x同一侧的边缘之间的间距，所述位线投影是后续形成的位线结
构在第一衬底200表面的投影。
90.在本实施例中，相邻的第一投影2011的中心之间、相邻的第二投影2021的中心之间沿第二方向y具有相等的间距w2，所述间距w2＝2t2，所述t2是相邻的字线投影(未图示)沿第二方向y同一侧的边缘之间的间距，所述字线投影是字线栅结构220在第一衬底200表面的投影。
91.在本实施例中，相邻第一投影2011与第二投影2021的中心之间在第一方向x上具有间距w3，所述第一投影2011的中心与边缘、所述第二投影2021的中心与边缘在第二方向y上具有同样的最大间距t3，并且，w3＜2t3。
92.由于w3＜2t3，即，若干第一有源区201和若干第二有源区202在第二方向y上交错排布，因此，进一步提高了对于第一衬底200表面的利用效率，从而，能够更好地提升半导体结构的集成度。
93.请继续参考图10和图11，在形成若干字线栅结构220之后，在所述第一凹槽211内形成覆盖介质层230，所述覆盖介质层230位于所述字线栅结构220顶面。
94.所述覆盖介质层230的作用，一方面在于，能够在后续的工艺中保护字线栅结构220，减少后续的工艺对字线栅结构220造成的损伤，另一方面在于，能够使字线栅结构220与后续形成的位线结构之间绝缘，以满足存储器的电路设计需求。
95.此外，由于所述覆盖介质层230位于第一凹槽211内，因此，有效利用了第一衬底200的内部空间，从而，进一步提高了半导体结构的集成度，并且，减小了覆盖介质层230的位置对其他半导体结构位置的影响，有利于简化半导体结构的电路布局。
96.形成所述覆盖介质层230的工艺包括：化学气相沉积工艺、流动性化学气相沉积工艺、物理气相沉积工艺和旋涂工艺中的至少一种。
97.在本实施例中，所述覆盖介质层230的材料包括介电材料，所述介电材料包括氧化硅或低k材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
98.请参考图12，图12与图10的视图方向一致，在每个第一有源区201和每个第二有源区202的第一面203形成第一掺杂区u1。
99.在本实施例中，形成所述第一掺杂区u1的方法包括：在形成所述覆盖介质层230之后，对所述第一面203进行离子注入工艺，以在第一衬底200内注入掺杂离子，形成所述第一掺杂区u1。
100.所述掺杂离子包括n型离子或p型离子，所述n型离子包括磷离子、砷离子或锑离子，所述p型离子包括硼离子、硼氟离子或铟离子。
101.请参考图13和图14，图13是图14中沿方向m的俯视结构示意图，图14是图13中沿方向b1
‑
b2的剖面结构示意图，在形成所述第一掺杂区u1之后，形成若干位线结构250，每个位线结构250位于1个第一有源区组i(如图2所示)或1个第二有源区组ii(如图2所示)上。
102.在本实施例中，所示位线结构250位于所述第一面203上。并且，在所述第二方向y上，每个位线结构250与1列第一有源区201或1列第二有源区202的第一掺杂区u1电连接。
103.所述位线结构250的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
104.在本实施例中，在形成位线结构250之前，在每个第一掺杂区u1上形成第一导电结构240。
105.所述第一导电结构240用于使位线结构250与1个第一有源区组i的第一掺杂区u1或1个第二有源区组ii的第一掺杂区u1电连接。
106.通过第一导电结构240能够增大形成位线结构250的工艺窗口大小。具体而言，第一导电结构240的结构灵活度高，因此，通过调整第一导电结构240的结构，例如，使第一导电结构240在第一面203的投影相对第一掺杂区u1在第一面203的投影偏移，或者，使第一导电结构240在第一面203的投影范围超出第一掺杂区u1的范围等，能够减小位线结构250的位置、线宽大小受到的限制，从而，增大了形成位线结构250的工艺窗口大小。
107.此外，通过第一导电结构240抬高了位线结构250，因此，增加了位线结构250与字线栅结构220之间的间距，从而，提高了位线结构250与字线栅结构220之间的绝缘可靠性，并且，减少了字线栅结构220与位线结构250之间的寄生电容。
108.在其他实施例中，不形成第一导电结构，位线结构直接与第一掺杂区接触。从而，减少了工艺步骤，提高了制造效率。
109.在本实施例中，所述第一导电结构240是导电插塞。所述第一导电结构240的材料包括金属或硅，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
110.在本实施例中，形成第一导电结构240的方法包括：在第一隔离层210、覆盖介质层230以及第一掺杂区u1的表面，形成下层第一介质层(未图示)；在下层第一介质层表面形成第一掩膜层(未图示)，所述第一掩膜层暴露出部分下层第一介质层表面；以所述第一掩膜层为掩膜刻蚀下层第一介质层，直至暴露出第一掺杂区u1表面，在所述下层第一介质层内形成若干第一导电开口(未图示)；在所述第一导电开口内和下层第一介质层表面形成第一导电结构材料层(未图示)，所述第一导电结构材料层表面高于所述下层第一介质层表面；平坦化所述第一导电结构材料层，直至暴露出下层第一介质层表面。
111.在本实施例中，形成第一导电开口的刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。形成第一导电结构材料层的工艺包括金属电镀工艺、化学气相沉积工艺等。平坦化第一导电结构材料层的工艺包括化学机械研磨工艺。
112.在本实施例中，形成位线结构250的方法包括：在所述第一导电结构240和下层第一介质层表面形成中层第一介质层；在中层第一介质层表面形成第二掩膜层(未图示)，所述第二掩膜层暴露出部分中层第一介质层表面；以所述第二掩膜层为掩膜刻蚀中层第一介质层，直至暴露出第一导电结构240顶面，在中层第一介质层内形成若干位线开口(未图示)；在位线开口内和中层第一介质层表面形成位线材料层(未图示)，所述位线材料层表面高于中层第一介质层表面；平坦化所述位线材料层，直至暴露出中层第一介质层表面。
113.在本实施例中，形成位线开口的刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。形成位线材料层的工艺包括金属电镀工艺、化学气相沉积工艺等。平坦化位线材料层的工艺包括化学机械研磨工艺。
114.在本实施例中，在形成位线结构250之后，在所述中层第一介质层表面和位线结构250表面形成上层第一介质层。
115.在本实施例中，形成所述下层第一介质层、中层第一介质层和上层第一介质层的工艺包括：化学气相沉积工艺、流动性化学气相沉积工艺、物理气相沉积工艺和旋涂工艺中的至少一种。
116.所述下层第一介质层、中层第一介质层和上层第一介质层构成第一介质层260，所
述第一介质层260包围各第一导电结构240、各位线结构250。
117.在本实施例中，所述第一介质层260的材料包括介电材料，所述介电材料包括氧化硅或低k材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
118.需要说明的是，为了便于理解位线结构250的位置，图13中未示出所述上层第一介质层。
119.请参考图15和图16，图15是图16中沿方向n的俯视结构示意图，图16是图15中沿方向c1
‑
c2的剖面结构示意图，提供第二衬底300。
120.在本实施例中，所述第二衬底300内具有逻辑电路(未图示)。所述逻辑电路包括行地址解码器、数据输入缓存器、数据输出缓存器、读出放大器、列地址解码器以及驱动电路中的1种或多种。
121.在其他实施例中，第二衬底内不具有逻辑电路。
122.请继续参考图15和图16，在形成所述第一介质层260之后，键合所述第一衬底200和第二衬底300，所述第一面203朝向所述第二衬底300的表面。
123.所述逻辑电路分别与所述字线栅结构220、位线结构250电连接。
124.通过所述逻辑电路，能够分别对所述字线栅结构220、位线结构250施加电压，以控制存储器的写入和读取。
125.请继续参考图15和图16，键合所述第一衬底200和第二衬底300后，自第二面204平坦化所述第一衬底200，直至暴露出所述第一隔离层210的底面。
126.在本实施例中，自第一衬底200的第二面204平坦化所述第一衬底200的工艺包括化学机械研磨工艺。
127.请参考图17和图18，图17是图18中沿方向n的俯视结构示意图，图18是图17中沿方向c1
‑
c2的剖面结构示意图，自第二面204平坦化所述第一衬底200后，在所述第一衬底200内形成若干第二隔离结构270，所述第二面204暴露出所述第二隔离结构270的底面。
128.在垂直于第二面204的方向上，第二隔离结构270的高度h2小于第一隔离层210的高度h1。
129.所述第二隔离结构270位于相邻的字线栅结构220之间，并且，每个第二隔离结构270沿第一方向x贯穿1排第一有源区201或1排第二有源区202。
130.所述第二隔离结构270用于将后续形成的相邻第二掺杂区间隔开，以使相邻的第二掺杂区之间绝缘。
131.在本实施例中，所述第二隔离结构270在朝向第一面203的方向上的顶面高于所述字线栅结构220高度的二分之一。从而，进一步减少了相邻字线栅极结构220之间的漏电流，提高了半导体结构的可靠性。
132.在本实施例中，所述第二隔离结构270的材料包括介电材料，所述介电材料包括氧化硅或低k材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
133.在本实施例中，形成第二隔离结构270的方法包括：在所述第二面204上形成第三掩膜层(未图示)，所述第三掩膜层暴露出若干第一有源区201的部分表面、若干第二有源区202的部分表面、以及第一隔离层210的部分表面；以所述第三掩膜层为掩膜刻蚀第一衬底200，在所述第一衬底200内形成若干第二隔离开口(未图示)；在若干第二隔离开口内、第一隔离层210的底面、若干第一有源区201的第二面204、若干第二有源区202的第二面204上形
成第二隔离材料层(未图示)，第二隔离材料层表面高于第一隔离层210的底面；平坦化第二隔离材料层，直至暴露出第一隔离层210底面和第二面204。
134.在本实施例中，形成第二隔离材料层的工艺包括沉积工艺或旋涂工艺，所述沉积工艺例如是化学气相沉积工艺或是物理气相沉积工艺等。平坦化所述第二隔离材料层的工艺包括化学机械研磨工艺等。
135.请参考图19，图19与图17的视图方向一致，在形成所述第二隔离结构270之后，在每个第一有源区201和每个第二有源区202的第二面204形成第二掺杂区u2。
136.在所述第二方向y上，所述第二掺杂区u2位于所述第二隔离结构270的两侧，在垂直于第二面204的方向上，所述第二掺杂区u2的深度小于所述第二隔离结构270的高度h2(如图18所示)。
137.在本实施例中，形成所述第二掺杂区u2的方法包括：在形成所述第二隔离结构270之后，对所述第二面204进行离子注入工艺，以在第一衬底200内注入掺杂离子，形成所述第二掺杂区u2。
138.所述掺杂离子包括n型离子或p型离子。
139.在本实施例中，第二隔离结构270先于第二掺杂区u2形成。
140.在其他实施例中，在形成第二掺杂区后，形成所述第二隔离结构。
141.请参考图20和图21，图20是图21中沿方向n的俯视结构示意图，图21是图20中沿方向c1
‑
c2的剖面结构示意图，在形成第二掺杂区u2后，在若干第一有源区201和若干第二有源区202上形成若干电容结构280，并且，所述电容结构280和位线结构250分别位于第一衬底200相对的两个表面上。
142.一方面，由于在第一衬底200相对的两个表面(第一面203和第二面204)上分别形成位线结构250和电容结构280，并且，在所述第一隔离层和第一衬底200内形成字线栅结构220，因此，电容结构280、字线栅结构220、位线结构250三者位置之间无需互相避让，从而，能够简化字线栅结构220和位线结构250的布线方式，并提高电容结构280的排布位置的自由度，从而，降低了制造工艺的难度。
143.另一方面，通过第一投影2011和第二投影2021的形状、以及若干第一有源区201和若干第二有源区202的排列方式，能够使若干第一有源区201和若干第二有源区202以均匀的网格形式分布在第一衬底200中，因此，自第二面204平坦化第一衬底200的过程中，在第一衬底200的各区域的停止位置能够接近或相同，从而，有利于使半导体结构各区域的特性的统一性好。
144.不仅如此，通过第一投影2011和第二投影2021的形状、若干第一有源区201和若干第二有源区202的排列方式、以及字线栅结构220的位置和排列方式，能够高效地利用垂直于第一衬底200表面的方向上的空间，从而，极大地节约了沿第一衬底200表面方向上需要占用的面积，有效提高了存储阵列单元的密度，提升了存储容量，以提升半导体结构的性能。
145.在本实施例中，若干电容结构280位于所述第二面204上。
146.在本实施例中，每2个电容结构280位于1个第一有源区201或1个第二有源区202的第二面204上，并且，在所述第二方向y上，所述2个电容结构280分别位于贯穿所述1个第一有源区201或1个第二有源区202的第二隔离结构270的两侧。
147.具体的，每个电容结构280与第二隔离结构270的两侧中的一侧的第二掺杂区u2电连接。由此，进一步增加了存储器的存储容量。
148.在本实施例中，所述电容结构280在第二面204的投影与所述第二掺杂区u2至少部分重合。
149.由于电容结构280在第二面204的投影与所述第二掺杂区u2至少部分重合即可实现电容结构280与所述第二掺杂区u2之间的电连接，因此，电容结构280的设置位置和结构形状的自由度大，并且，电容结构280能够具有更大的体积，以增加存储器的容量。
150.在本实施例中，所述电容结构280包括：第一电极层(未图示)、第二电极层(未图示)和位于第一电极层与第二电极层之间的介电层(未图示)。
151.所述介电层的形状包括：平面型或“u”型。
152.当所述介电层的形状为平面型时，所述第一电极层的表面平整，所述第二电极层的表面平整。
153.当所述介电层的形状为“u”型时，所述第一电极层的表面为不平整的表面，所述第二电极层的表面为不平整的表面；或者，所述第一电极层的表面平整，所述第二电极层的表面平整。
154.所述第一电极层的材料包括：金属或金属氮化物；所述第二电极层的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
155.所述介电层的材料包括：氧化钛、氧化锆、氧化铪等高k材料。
156.在本实施例中，在形成电容结构280之前，在所述第二隔离结构270沿第二方向y每一侧的第二掺杂区u2上形成第二导电结构281。
157.所述第二导电结构281用于电连接电容结构280和第二掺杂区u2。
158.通过第二导电结构281能够增大形成电容结构280的工艺窗口大小。具体而言，第二导电结构281的结构灵活度高，因此，通过调整第二导电结构281的结构，例如，使第二导电结构281在第二面204的投影相对第二掺杂区u2在第二面204的投影偏移，或者，使第二导电结构281在第二面204的投影范围超出第二掺杂区u2的范围等，能够进一步提高电容结构280的排布方式的灵活度，并能够减小电容结构280的形状结构受到的限制。因此，增大了形成电容结构280的工艺窗口大小。此外，通过第二导电结构281还减少了电容结构280与第二掺杂区u2间断路的风险。
159.具体而言，电容结构280在第二面204的投影与第二导电结构281在第二面204的投影至少部分重合。电容结构280可以相对第二导电结构281向任意方向偏移。
160.在本实施例中，所述第二导电结构281为导电插塞。所述第二导电结构281的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
161.在其他实施例中，不形成所述第二导电结构，电容结构直接与第二掺杂区接触。从而，减少了工艺步骤，提高了制造效率。
162.在本实施例中，形成所述第二导电结构281的方法包括：在所述第二面204上形成第二介质层290；在所述第二介质层290内形成若干第二导电结构开口(未图示)，所述第二导电结构开口暴露出部分第二掺杂区u2表面；在所述第二导电结构开口内填充第二导电结
构281的材料。
163.在本实施例中，所述第二介质层290的材料包括介电材料，所述介电材料包括氧化硅或低k材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
164.在本实施例中，形成所述电容结构280之后，在各电容结构280之间形成导电层282。所述导电层282的材料包括sig、钨等导电性能好且填充能力好的材料。
165.需要说明的是，为了便于理解，图20中未将所述导电层282示出。
166.相应的，本发明一实施例还提供一种上述方法形成的半导体结构，请继续参考图20和图21，所述半导体结构包括：
167.第一衬底200，所述第一衬底200包括若干第一有源区组i(如图2所示)和若干第二有源区组ii(如图2所示)，若干第一有源区组i和若干第二有源区组ii沿第一方向x间隔排列，每个第一有源区组i包括沿第二方向y排列的若干第一有源区201(如图2所示)，每个第二有源区组ii包括沿第二方向y排列的若干第二有源区202(如图2所示)，所述第一方向x和第二方向y互相垂直；
168.位于若干第一有源区201和若干第二有源区202之间的第一隔离层210；
169.相互独立的若干字线栅结构220，所述字线栅结构220位于所述第一衬底200和第一隔离层210内，所述字线栅结构220沿第一方向x延伸且沿第二方向y排布，每个字线栅结构220沿第一方向x贯穿在所述第二方向y上相邻的1排第一有源区201和1排第二有源区202；
170.若干位线结构250，每个位线结构250位于1个第一有源区组i或1个第二有源区组ii上；
171.位于若干第一有源区201和若干第二有源区202上的若干电容结构280，并且，所述电容结构280和位线结构250分别位于第一衬底200相对的两个表面上。
172.所述第一有源区201在第一衬底200表面具有第一投影2011(如图2所示)，第二有源区202在第一衬底200表面具有第二投影2021(如图2所示)。
173.在本实施例中，所述第一投影2011和第二投影2021是形状相同的矩形，相邻的第一投影2011和第二投影2021的中心线在第二方向y上不重合。
174.在本实施例中，所述矩形沿第二方向y延伸。因此，提高了形成的半导体结构的集成度的同时，还有利于使后续形成的沿第二方向y排布的若干字线栅结构中，相邻字线栅结构之间在第二方向y上的间距能够更大，以增加形成字线栅结构的工艺窗口的大小，进一步降低工艺难度。
175.一方面，由于位线结构250和电容结构280分别位于第一衬底200相对的两个表面，同时，所述字线栅极结构220位于第一隔离层和第一衬底200内，因此，半导体结构的布线更简单，并且，位线结构250与电容结构280之间间距较大，从而，降低了布线产生的寄生电容、位线结构280与电容结构280之间产生的寄生电容等，由此，降低了存储器的电容制造难度。
176.另一方面，通过第一投影2011和第二投影2021的形状、若干第一有源区201和若干第二有源区202的排列方式、以及字线栅结构220的位置和排列方式，能够高效地利用垂直于第一衬底200表面的方向上的空间，因此，极大地节约了沿第一衬底200表面方向上需要占用的面积，从而，有效提高存储阵列单元的密度，提升了存储容量，以提升半导体结构的性能。
177.所述第一衬底200的材料为半导体材料。
178.在本实施例中，所述第一衬底200的材料包括硅。
179.在其他实施例中，第一衬底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
180.具体的，第一衬底200包括相对的第一面203和第二面204，所述位线结构250位于所述第一面203上，所述电容结构280位于所述第二面204上，所述第二面204暴露出所述第一隔离层210的底面。
181.在本实施例中，相邻的第一投影2011的中心之间、相邻的第二投影2021的中心之间沿第一方向x具有相等的间距w1(如图10所示)，所述间距w1＝2t1(如图13所示)，所述t1是相邻的位线投影(未图示)沿第一方向x同一侧的边缘之间的间距，所述位线投影是位线结构250在第一衬底200表面的投影。
182.在本实施例中，相邻的第一投影2011的中心之间、相邻的第二投影2021的中心之间沿第二方向y具有相等的间距w2(如图10所示)，所述间距w2＝2t2(如图10所示)，t2是相邻的字线投影(未图示)沿第二方向y同一侧的边缘之间的间距，所述字线投影是字线栅结构220在第一衬底200表面的投影。
183.在本实施例中，相邻第一投影2011与第二投影2021的中心之间在第一方向x上具有间距w3(如图10所示)，第一投影2011的中心与边缘、第二投影2021的中心与边缘在第二方向y上具有同样的最大间距t3(如图10所示)，并且，w3＜2t3。
184.由于w3＜2t3，即，若干第一有源区201和若干第二有源区202在第二方向y上交错排布，因此，进一步提高了对于第一衬底200表面的利用效率，从而，能够更好地提升半导体结构的集成度。
185.在本实施例中，所述字线栅结构220包括：位于第一凹槽211(如图7至图9所示)内的栅极(未图示)、以及位于所述栅极和第一衬底200表面之间的栅介质层(未图示)。
186.在本实施例中，栅介质层的材料包括氧化硅或低k材料。
187.在其他实施例中，栅介质层的材料包括高k材料，所述高k材料包括氧化铝或氧化铪。
188.在本实施例中，所述栅极为单层。所述栅极的材料例如是多晶硅或金属材料等。
189.在其他实施例中，栅极为复合栅极，所述栅极包括第一栅极、以及位于第一栅极顶面的第二栅极，并且，所述第一栅极和第二栅极的材料不同。所述第一栅极的材料包括金属材料，所述第二栅极结构包括多晶硅。由于所述栅极包括材料不同的第一栅极和第二栅极，因此，通过对第一栅极、第二栅极体积的比例调整，能够调整字线栅结构的阈值电压，以满足不同的器件设计需求。其中，所述金属材料包括钨。
190.在本实施例中，所述第一隔离层210的材料包括介电材料，所述介电材料包括氧化硅或低k材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
191.在本实施例中，所述位线结构250的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
192.在本实施例中，所述半导体结构还包括：位于每个第一有源区201和每个第二有源区202的第一面203的第一掺杂区u1，并且，在所述第二方向y上，每个位线结构250与1列第
一有源区201或1列第二有源区202的第一掺杂区u1电连接。
193.所述第一掺杂区u1内具有掺杂离子。所述掺杂离子包括n型离子或p型离子，所述n型离子包括磷离子、砷离子或锑离子；所述p型离子包括硼离子、硼氟离子或铟离子。
194.在本实施例中，所述字线栅结构220顶面低于所述第一隔离层210顶面。
195.在本实施例中，所述半导体结构还包括：位于所述字线栅结构220顶面的覆盖介质层230，所述覆盖介质层230还位于所述第一隔离层210内。
196.在本实施例中，所述覆盖介质层230的材料包括介电材料，所述介电材料包括氧化硅或低k材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
197.在本实施例中，所述半导体结构还包括：位于每个第一掺杂区u1上的第一导电结构240。
198.在本实施例中，所述第一导电结构240是导电插塞。所述第一导电结构240的材料包括金属或硅，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
199.在其他实施例中，位线结构与第一掺杂区之间不具有第一导电结构，所述位线结构与第一掺杂区表面直接接触。
200.在本实施例中，所述半导体结构还包括：包围各第一导电结构240、各位线结构250的第一介质层260。
201.所述第一介质层260的材料包括介电材料，所述介电材料包括氧化硅或低k材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
202.在本实施例中，所述电容结构280包括：第一电极层(未图示)、第二电极层(未图示)和位于第一电极层与第二电极层之间的介电层(未图示)。
203.所述介电层的形状包括：平面型或“u”型。
204.当所述介电层的形状为平面型时，所述第一电极层的表面平整，所述第二电极层的表面平整。
205.当所述介电层的形状为“u”型时，所述第一电极层的表面为不平整的表面，所述第二电极层的表面为不平整的表面；或者，所述第一电极层的表面平整，所述第二电极层的表面平整。
206.所述第一电极层的材料包括：金属或金属氮化物；所述第二电极层的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
207.所述介电层的材料包括：氧化钛、氧化锆、氧化铪等高k材料。
208.在本实施例中，所述半导体结构还包括：位于第一衬底200内的若干第二隔离结构270，所述第二面204暴露出所述第二隔离结构270的表面。
209.在垂直于第二面204的方向上，所述第二隔离结构270的高度h2小于第一隔离层210的高度h1(如图18所示)。
210.所述第二隔离结构270位于相邻的字线栅结构220之间，并且，每个第二隔离结构270沿第一方向x贯穿1排第一有源区201或1排第二有源区202。
211.在本实施例中，所述第二隔离结构270在朝向第一面203的方向上的顶面高于所述字线栅结构220高度的二分之一。从而，进一步减少了相邻字线栅极结构220之间的漏电流，提高了半导体结构的可靠性。
212.在本实施例中，所述第二隔离结构270的材料包括介电材料，所述介电材料包括氧化硅或低k材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
213.在本实施例中，每2个电容结构280位于1个第一有源区201或1个第二有源区202的第二面204上，并且，在所述第二方向y上，所述2个电容结构280分别位于贯穿所述1个第一有源区201或1个第二有源区202的第二隔离结构270的两侧。
214.在本实施例中，所述半导体结构还包括：位于每个第一有源区201和每个第二有源区202的第二面204的第二掺杂区u2。
215.在所述第二方向y上，所述第二掺杂区u2位于所述第二隔离结构270的两侧。在垂直于第二面204的方向上，所述第二掺杂区u2的深度小于所述第二隔离结构270的高度h2(如图18所示)。
216.所述第二掺杂区u2内具有掺杂离子。所述掺杂离子包括n型离子或p型离子，所述n型离子包括磷离子、砷离子或锑离子，所述p型离子包括硼离子、硼氟离子或铟离子。
217.在本实施例中，每个电容结构280与所述第二隔离结构270的两侧中的一侧的第二掺杂区u2电连接。由此，进一步增加了存储器的存储容量。
218.具体的，所述电容结构280在第二面204的投影与所述第二掺杂区u2至少部分重合。
219.在本实施例中，所述半导体结构还包括：位于每个电容结构280与第二掺杂区u2之间的第二导电结构281，所述第二导电结构281用于电连接所述电容结构280和第二掺杂区u2。
220.具体的，电容结构280在第二面204的投影与第二导电结构281在第二面204的投影至少部分重合。电容结构280可以相对第二导电结构281向任意方向偏移。
221.在本实施例中，所述第二导电结构281为导电插塞。所述第二导电结构281的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
222.在其他实施例中，电容结构与第二掺杂区之间不具有第二导电结构，所述电容结构与第二掺杂区直接接触电连接。
223.在本实施例中，所述半导体结构还包括：位于各第二导电结构281之间的第二介质层290。
224.所述第二介质层290的材料包括介电材料，所述介电材料包括氧化硅或低k材料。
225.在本实施例中，所述半导体结构还包括：位于各电容结构280之间的导电层282。所述导电层282的材料包括sig、钨等导电性能好且填充能力好的材料。
226.在本实施例中，所示半导体结构还包括：与第一衬底200键合的第二衬底300，所述第一面203朝向所述第二衬底200的表面。
227.在本实施例中，所述第二衬底300内具有逻辑电路(未图示)。所述逻辑电路包括行地址解码器、数据输入缓存器、数据输出缓存器、读出放大器、列地址解码器以及驱动电路中的1种或多种。
228.所述逻辑电路分别与所述字线栅结构220、位线结构250电连接。
229.通过所述逻辑电路，能够分别对所述字线栅结构220、位线结构250施加电压，以控制存储器的写入和读取。
230.在其他实施例中，第二衬底内不具有逻辑电路。
231.图22至图31是本发明另一实施例的半导体结构的形成方法中各步骤的结构示意图。
232.请在图10和图11的基础上参考图22和图23，图22是图23中沿方向m的俯视结构示意图，图23是图22中沿方向l1
‑
l2的剖面结构示意图，在形成覆盖介质层230之后，在所述第一衬底200内形成若干第二隔离结构470，所述第一面203暴露出所述第二隔离结构470的顶面。
233.在垂直于第一面203的方向上，第二隔离结构470的高度p2小于第一隔离层210的高度h1。
234.所述第二隔离结构470位于相邻的字线栅结构220之间，并且，每个第二隔离结构470沿第一方向x贯穿1排第一有源区201或1排第二有源区202。
235.所述第二隔离结构470用于将后续形成的相邻第二掺杂区间隔开，以使相邻的第二掺杂区之间绝缘。
236.在本实施例中，所述第二隔离结构470在朝向第二面204的方向上的底面低于所述字线栅结构220高度的二分之一。从而，进一步减少了相邻字线栅极结构220之间的漏电流，提高了半导体结构的可靠性。
237.在本实施例中，所述第二隔离结构470的材料包括介电材料，所述介电材料包括氧化硅或低k材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
238.在本实施例中，形成第二隔离结构470的方法包括：在所述第一面203上形成第四掩膜层(未图示)，所述第四掩膜层暴露出若干第一有源区201的部分表面、若干第二有源区202的部分表面、以及第一隔离层210的部分顶面；以所述第四掩膜层为掩膜刻蚀所述第一衬底200，在所述第一衬底200内形成若干第二隔离开口(未图示)；在若干第二隔离开口内、第一隔离层210顶面以及第一面203上形成第二隔离材料层(未图示)，所述第二隔离材料层表面高于第一隔离层210顶面；平坦化所述第二隔离材料层，直至暴露出第一隔离层210顶面和第一面203。
239.在本实施例中，形成第二隔离材料层的工艺包括沉积工艺或旋涂工艺，所述沉积工艺例如是化学气相沉积工艺或是物理气相沉积工艺等。平坦化所述第二隔离材料层的工艺包括化学机械研磨工艺等。
240.请参考图24，图24与图22的视图方向一致，在形成第二隔离结构470之后，在每个第一有源区201和每个第二有源区202的第一面203形成第二掺杂区q2。
241.在所述第二方向y上，所述第二掺杂区q2位于所述第二隔离结构470的两侧，在垂直于第一面203的方向上，所述第二掺杂区q2的深度小于所述第二隔离结构470的高度p2(如图24所示)。
242.在本实施例中，形成所述第二掺杂区q2的方法包括：在形成所述第二隔离结构470之后，对所述第一面203进行离子注入工艺，以在第一衬底200内注入掺杂离子，形成所述第二掺杂区q2。
243.所述掺杂离子包括n型离子或p型离子，所述n型离子包括磷离子、砷离子或锑离子；所述p型离子包括硼离子、硼氟离子或铟离子。
244.请参考图25和图26，图25是图26中沿方向m的俯视结构示意图，图26是图25中沿方
向l1
‑
l2的剖面结构示意图，在形成所述第二掺杂区q2之后，在若干第一有源区201和若干第二有源区202上形成若干电容结构480。
245.在本实施例中，若干电容结构480位于所述第一面203上。
246.在本实施例中，每2个电容结构480位于1个第一有源区201或1个第二有源区202的第一面203上，并且，在所述第二方向y上，所述2个电容结构480分别位于贯穿所述1个第一有源区201或1个第二有源区202的第二隔离结构470的两侧。
247.具体的，每个电容结构480与第二隔离结构470的两侧中的一侧的第二掺杂区q2电连接。由此，进一步增加了存储器的存储容量。
248.在本实施例中，所述电容结构480在第一面203的投影与所述第二掺杂区q2至少部分重合。
249.由于电容结构480在第一面203的投影与所述第二掺杂区q2至少部分重合即可实现电容结构480与所述第二掺杂区q2之间的电连接，因此，电容结构480的设置位置和结构形状自由度大，并且，电容结构480能够具有更大的体积，以增加存储器的容量。
250.在本实施例中，所述电容结构480包括：第一电极层(未图示)、第二电极层(未图示)和位于第一电极层与第二电极层之间的介电层(未图示)。
251.所述介电层的形状包括：平面型或“u”型。
252.当所述介电层的形状为平面型时，所述第一电极层的表面平整，所述第二电极层的表面平整。
253.当所述介电层的形状为“u”型时，所述第一电极层的表面为不平整的表面，所述第二电极层的表面为不平整的表面；或者，所述第一电极层的表面平整，所述第二电极层的表面平整。
254.所述第一电极层的材料包括：金属或金属氮化物；所述第二电极层的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
255.所述介电层的材料包括：氧化钛、氧化锆、氧化铪等高k材料。
256.在本实施例中，在形成电容结构480之前，在所述第二隔离结构470沿第二方向y每一侧的第二掺杂区q2上形成第二导电结构481。
257.所述第二导电结构481用于电连接所述电容结构480和第二掺杂区q2。
258.通过第二导电结构481能够增大形成电容结构480的工艺窗口大小。具体而言，第二导电结构481的结构灵活度高，因此，通过调整第二导电结构481的结构，例如，使第二导电结构481在第一面203的投影相对第二掺杂区q2在第一面203的投影偏移，或者，使第二导电结构481在第一面203的投影范围超出第二掺杂区q2的范围等，能够进一步提高电容结构480的排布方式的灵活度，并能够减小电容结构480的形状结构受到的限制。因此，增大了形成电容结构480的工艺窗口大小。此外，通过第二导电结构481还减少了电容结构480与第二掺杂区q2间断路的风险。
259.具体而言，电容结构480在第一面203的投影与第二导电结构481在第一面203的投影至少部分重合。电容结构480可以相对第二导电结构481向任意方向偏移。
260.在本实施例中，所述第二导电结构481为导电插塞。所述第二导电结构481的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所
述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
261.在其他实施例中，不形成第二导电结构，电容结构直接与第二掺杂区接触。从而，减少了工艺步骤，提高了制造效率。
262.在本实施例中，形成所述第二导电结构481的方法包括：在所述第一面203上形成第四介质层490；在所述第四介质层490内形成若干第二导电结构开口(未图示)，所述第二导电结构开口暴露出部分第二掺杂区q2表面；在所述第二导电结构开口内填充所述第二导电结构481的材料。
263.在本实施例中，第四介质层490的材料包括介电材料，所述介电材料包括氧化硅或低k材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
264.在本实施例中，形成所述电容结构480之后，在各电容结构480之间形成导电层482，并且，所述导电层482的表面高于电容结构480的表面。所述导电层482的材料包括sig、钨等导电性能好且填充能力好的材料。
265.需要说明的是，为了便于理解，图25中未将所述导电层482示出。
266.请参考图27和图28，图27是图28中沿方向n的俯视结构示意图，图27是图28中沿方向l3
‑
l4的剖面结构示意图，提供第二衬底500。
267.在本实施例中，所述第二衬底500内具有逻辑电路(未图示)。所述逻辑电路包括行地址解码器、数据输入缓存器、数据输出缓存器、读出放大器、列地址解码器以及驱动电路中的1种或多种。
268.在其他实施例中，第二衬底内不具有逻辑电路。
269.请继续参考图27和图28，在形成所述导电层482之后，键合所述第一衬底200和第二衬底500，所述第一面203朝向所述第二衬底500的表面。
270.所述逻辑电路分别与所述字线栅结构220、后续形成的位线结构电连接。
271.通过所述逻辑电路，能够分别对所述字线栅结构220、位线结构施加电压，以控制存储器的写入和读取。
272.请继续参考图27和图28，键合所述第一衬底200和第二衬底300后，自第二面204平坦化所述第一衬底200，直至暴露出所述第一隔离层210底面。
273.在本实施例中，自第二面204平坦化所述第一衬底200的工艺包括化学机械研磨工艺。
274.请参考图29，图29与图27的视图方向一致，自第二面204平坦化所述第一衬底200后，在每个第一有源区201和每个第二有源区202的第二面204形成第一掺杂区q1。
275.在本实施例中，形成所述第一掺杂区q1的方法包括：自第二面204平坦化所述第一衬底200后，对所述第二面204进行离子注入工艺，以在第一衬底200内注入掺杂离子，形成所述第一掺杂区q1。
276.所述掺杂离子包括n型离子或p型离子，所述n型离子包括磷离子、砷离子或锑离子；所述p型离子包括硼离子、硼氟离子或铟离子。
277.请参考图30和图31，图30是图31中沿方向n的俯视结构示意图，图31是图30中沿方向l3
‑
l4的剖面结构示意图，在形成第一掺杂区q1后，形成若干位线结构450，每个位线结构450位于1个第一有源区组i(如图2所示)或1个第二有源区组ii(如图2所示)上，所述电容结构480和位线结构450分别位于第一衬底200相对的两个表面上。
278.一方面，由于在第一衬底200相对的两个表面上分别形成位线结构450和电容结构480，并且，在所述第一隔离层210和第一衬底200内形成字线栅结构220，因此，电容结构480、字线栅结构220、位线结构450三者位置之间无需互相避让，从而，能够简化字线栅结构220和位线结构450的布线方式，并提高电容结构480的排布位置的自由度，从而，降低了制造工艺的难度。
279.另一方面，通过第一投影2011和第二投影2021的形状、以及若干第一有源区201和若干第二有源区202的排列方式，能够使若干第一有源区201和若干第二有源区202以均匀的网格形式分布在第一衬底200中，因此，自第二面204平坦化第一衬底200的过程中，在第一衬底200的各区域的停止位置能够接近或相同，从而，有利于使半导体结构各区域的特性的统一性好。
280.此外，通过第一投影2011和第二投影2021的形状、若干第一有源区201和若干第二有源区202的排列方式、以及字线栅结构220的位置和排列方式，能够高效地利用垂直于第一衬底200表面的方向上的空间，从而，极大地节约了沿第一衬底200表面方向上需要占用的面积，有效提高了存储阵列单元的密度，提高了存储容量，以提升半导体结构的性能。
281.在本实施例中，位线结构450位于所述第二面204上。并且，在所述第二方向y上，每个位线结构450与1列第一有源区201或1列第二有源区202的第一掺杂区q1电连接。
282.在本实施例中，相邻的第一投影2011的中心之间、相邻的第二投影2021的中心之间沿第一方向x具有相等的间距w1(如图10所示)，所述间距w1＝2t1，所述t1是相邻的位线投影(未图示)沿第一方向x同一侧的边缘之间的间距，所述位线投影是位线结构450在第一衬底200表面的投影。
283.在本实施例中，所述位线结构450的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
284.在本实施例中，形成若干位线结构450的方法包括：在所述第二面204上形成第三介质层460；在第三介质层460表面形成第五掩膜层(未图示)，所述第五掩膜层暴露出部分第三介质层460表面；以所述第五掩膜层为掩膜刻蚀第三介质层460，直至暴露出第一掺杂区q1表面，在第三介质层460内形成若干位线开口(未图示)；在位线开口内和第三介质层460表面形成位线材料层(未图示)，所述位线材料层表面高于第三介质层460表面；平坦化所述位线材料层，直至暴露出第三介质层460表面。
285.在本实施例中，形成第三介质层460的工艺包括：化学气相沉积工艺、流动性化学气相沉积工艺、物理气相沉积工艺和旋涂工艺中的至少一种。
286.在本实施例中，形成位线开口的刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
287.在本实施例中，形成位线材料层的工艺包括金属电镀工艺、化学气相沉积工艺等。
288.在本实施例中，平坦化位线材料层的工艺包括化学机械研磨工艺。
289.在本实施例中，所述第三介质层460的材料包括介电材料，所述介电材料包括氧化硅或低k材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
290.在其他实施例中，在形成位线结构之前，在每个第一掺杂区上形成第一导电结构，第一导电结构用于使位线结构与1个第一有源区组或1个第二有源区组的第一掺杂区电连接。所述第一导电结构是导电插塞，所述第一导电结构的材料包括金属或硅，所述金属包括
铜、铝、钨、钴、镍和钽中的一种或多种的组合。
291.相应的，本发明另一实施例还提供一种上述方法形成的半导体结构，请继续参考图30和图31，所述半导体结构包括：
292.第一衬底200，所述第一衬底200包括若干第一有源区组i(如图2所示)和若干第二有源区组ii(如图2所示)，若干第一有源区组i和若干第二有源区组ii沿第一方向x间隔排列，每个第一有源区组i包括沿第二方向y排列的若干第一有源区201(如图2所示)，每个第二有源区组ii包括沿第二方向y排列的若干第二有源区202(如图2所示)，所述第一方向x和第二方向y互相垂直；
293.位于若干第一有源区201和若干第二有源区202之间的第一隔离层210；
294.相互独立的若干字线栅结构220，所述字线栅结构220位于所述第一衬底200和第一隔离层210内，所述字线栅结构220沿第一方向x延伸且沿第二方向y排布，每个字线栅结构220沿第一方向x贯穿在所述第二方向y上相邻的1排第一有源区201和1排第二有源区202；
295.若干位线结构450，每个位线结构450位于1个第一有源区组i或1个第二有源区组ii上；
296.位于若干第一有源区201和若干第二有源区202上的若干电容结构480，并且，所述电容结构480和位线结构450分别位于第一衬底200相对的两个表面上。
297.所述第一有源区201在第一衬底200表面具有第一投影2011(如图2所示)，所述第二有源区202在第一衬底200表面具有第二投影2021(如图2所示)。
298.在本实施例中，所述第一投影2011和第二投影2021是形状相同的矩形，相邻的第一投影2011和第二投影2021的中心线在第二方向y上不重合。
299.在其他实施例中，第一投影和第二投影是形状相同的圆形或椭圆形，并且，相邻的第一投影和第二投影的中心线在第二方向上不重合。
300.一方面，由于位线结构450和电容结构480分别位于第一衬底200相对的两个表面，同时，所述字线栅极结构220位于第一隔离层和第一衬底200内，因此，半导体结构的布线更简单，并且，位线结构450与电容结构480之间间距较大，从而，降低了布线产生的寄生电容、位线结构450与电容结构480之间产生的寄生电容等，由此，降低了存储器的电容制造难度。
301.另一方面，通过第一投影2011和第二投影2021的形状、若干第一有源区201和若干第二有源区202的排列方式、以及字线栅结构220的位置和排列方式，能够高效地利用垂直于第一衬底200表面的方向上的空间，因此，极大地节约了沿第一衬底200表面方向上需要占用的面积，从而，有效提高存储阵列单元的密度，提升了存储容量，以提升半导体结构的性能。
302.具体的，第一衬底200包括相对的第一面203和第二面204，若干电容结构480位于所述第一面203上，位线结构450位于所述第二面204上，所述第二面204暴露出所述第一隔离层210的底面。
303.在本实施例中，所述矩形沿第二方向y延伸。因此，提高了形成的半导体结构的集成度的同时，还有利于使后续形成的沿第二方向y排布的若干字线栅结构中，相邻字线栅结构之间在第二方向y上的间距能够更大，以增加形成字线栅结构的工艺窗口的大小，进一步降低工艺难度。
304.对于本实施例中第一衬底200、字线栅结构220、以及第一隔离层210、覆盖介质层230的具体解释请参考图2至图21所示实施例中的相关解释说明，在此不再赘述。
305.在本实施例中，相邻的第一投影2011的中心之间、相邻的第二投影2021的中心之间沿第一方向x具有相等的间距w1(如图10所示)，所述间距w1＝2t1，所述t1是相邻的位线投影(未图示)沿第一方向x同一侧的边缘之间的间距，所述位线投影是位线结构450在第一衬底200表面的投影。
306.在本实施例中，所述位线结构450的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
307.在本实施例中，所述电容结构480包括：第一电极层(未图示)、第二电极层(未图示)和位于第一电极层与第二电极层之间的介电层(未图示)。
308.所述介电层的形状包括：平面型或“u”型。
309.当所述介电层的形状为平面型时，所述第一电极层的表面平整，所述第二电极层的表面平整。
310.当所述介电层的形状为“u”型时，所述第一电极层的表面为不平整的表面，所述第二电极层的表面为不平整的表面；或者，所述第一电极层的表面平整，所述第二电极层的表面平整。
311.所述第一电极层的材料包括：金属或金属氮化物；所述第二电极层的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
312.所述介电层的材料包括：氧化钛、氧化锆、氧化铪等高k材料。
313.在本实施例中，所述半导体结构还包括：位于第一衬底200内的若干第二隔离结构470，所述第一面203暴露出所述第二隔离结构470的顶面。
314.在垂直于第一面203的方向上，第二隔离结构470的高度p2小于第一隔离层210的高度h1。
315.所述第二隔离结构470位于相邻的字线栅结构220之间，并且，每个第二隔离结构470沿第一方向x贯穿1排第一有源区201或1排第二有源区202。
316.在本实施例中，所述第二隔离结构470在朝向第二面204的方向上的底面低于所述字线栅结构220高度的二分之一。从而，进一步减少了相邻字线栅极结构220之间的漏电流，提高了半导体结构的可靠性。
317.在本实施例中，所述第二隔离结构470的材料包括介电材料，所述介电材料包括氧化硅或低k材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
318.在本实施例中，每2个电容结构480位于1个第一有源区201或1个第二有源区202的第一面203上，并且，在所述第二方向y上，所述2个电容结构480分别位于贯穿所述1个第一有源区201或1个第二有源区202的第二隔离结构470的两侧。
319.在本实施例中，所述半导体结构还包括：位于每个第一有源区201和每个第二有源区202的第一面203的第二掺杂区q2，在所述第二方向y上，所述第二掺杂区q2位于所述第二隔离结构470的两侧，每个电容结构480与所述第二隔离结构470的两侧中的一侧的第二掺杂区q2电连接。
320.在本实施例中，所述电容结构480在第一面203的投影与所述第二掺杂区q2至少部
分重合。
321.在本实施例中，在垂直于第一面203的方向上，所述第二掺杂区q2的深度小于所述第二隔离结构470的高度p2。
322.所述第二掺杂区q2内具有掺杂离子。所述掺杂离子包括n型离子或p型离子，所述n型离子包括磷离子、砷离子或锑离子，所述p型离子包括硼离子、硼氟离子或铟离子。
323.在本实施例中，所述半导体结构还包括：位于所述第二隔离结构470沿第二方向y每一侧的第二掺杂区q2上的第二导电结构481。
324.具体而言，电容结构480在第一面203的投影与第二导电结构481在第一面203的投影至少部分重合。电容结构480可以相对第二导电结构481向任意方向偏移。
325.在本实施例中，所述第二导电结构481为导电插塞。所述第二导电结构481的材料包括：金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
326.在其他实施例中，电容结构与第二掺杂区之间不具有第二导电结构，所述电容结构与第二掺杂区直接接触电连接。
327.在本实施例中，所述半导体结构还包括：位于各第二导电结构481之间的第四介质层490。
328.在本实施例中，第四介质层490的材料包括介电材料，所述介电材料包括氧化硅或低k材料。
329.在本实施例中，所述半导体结构还包括：位于各电容结构480之间的导电层482，自第二面204朝向第一面203的方向上，所述导电层482的表面还高于电容结构480的表面。所述导电层482的材料包括sig、钨等导电性能好且填充能力好的材料。
330.在本实施例中，所述半导体结构还包括：位于每个第一有源区201和每个第二有源区202的第二面204的第一掺杂区q1，并且，在所述第二方向y上，每个位线结构450与1列第一有源区201或1列第二有源区202的第一掺杂区q1电连接。
331.所述第一掺杂区q1内具有掺杂离子。所述掺杂离子包括n型离子或p型离子，所述n型离子包括磷离子、砷离子或锑离子，所述p型离子包括硼离子、硼氟离子或铟离子。
332.在本实施例中，所述半导体结构还包括：位于第一隔离层210底面、以及第二面204的第三介质层460，且位线结构450位于所述第三介质层460内。
333.在本实施例中，所述第三介质层460的材料包括介电材料，所述介电材料包括氧化硅或低k材料。采用低k材料的目的在于通过低介电常数的材料以进一步降低寄生电容。
334.在其他实施例中，半导体结构还包括：位于每个第一掺杂区上的第一导电结构，第一导电结构用于使位线结构与1个第一有源区组或1个第二有源区组的第一掺杂区电连接。所述第一导电结构是导电插塞，所述第一导电结构的材料包括金属或硅，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
335.在本实施例中，所示半导体结构还包括：与第一衬底200键合的第二衬底500，所述第一面203朝向所述第二衬底500的表面。
336.在本实施例中，所述第二衬底500内具有逻辑电路(未图示)。所述逻辑电路包括行地址解码器、数据输入缓存器、数据输出缓存器、读出放大器、列地址解码器以及驱动电路中的1种或多种。
337.所述逻辑电路分别与所述字线栅结构220、位线结构450电连接。通过所述逻辑电路，能够分别对所述字线栅结构220、位线结构450施加电压，以控制存储器的写入和读取。
338.在其他实施例中，第二衬底内不具有逻辑电路。
339.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。