半导体器件及其制作方法与流程

1.本发明实施例涉及半导体技术领域，特别是涉及一种半导体器件及其制作方法。


背景技术：

2.随着科学技术朝着高速、高能效方向的发展，传统硅基半导体器件因其导通电阻大、高温性能退化的限制，在高频、高能效方面的应用越来越趋于物理极限。宽禁带gan半导体具有临界击穿场强高、电子饱和漂移速率大、耐高温等优点，尤其是algan/gan hemt具有高迁移率2deg(二维电子气)沟道，展现出优异的频率特性和功率特性，被认为是高速、高能效、耐高温技术中最具有竞争力的技术。但是，由于algan/gan材料通常是异质外延生长，晶格失配和热失配在表界面造成的缺陷密度高，产生了诸如电流崩塌、关态漏电大、提前击穿等可靠性问题。
3.在相关技术中，往往采用单一钝化层，钝化效果来自于两个方面：减少algan表面的悬挂键以减少表面态、增加栅极与表面态之间的势垒以降低电子被表面态俘获的概率，钝化材料的选取和思路都较为单一且没有对漏电进行直接的调控或者改善。


技术实现要素：

4.以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
5.本发明实施例提供了一种半导体器件及其制作方法，能够降低界面态密度，减弱载流子被界面陷阱捕获，从而抑制电流崩塌，还可以有效阻断界面漏电通道，起到场制调控作用，从而直接降低器件关态漏电。
6.第一方面，本发明实施例提供了一种半导体器件，包括：
7.外延基片，所述外延基片包括势垒层，所述势垒层上表面设有源电极、漏电极和栅电极；
8.叠层钝化层，包括第一钝化层和第二钝化层，所述第二钝化层位于所述第一钝化层的上层，所述第一钝化层由非掺杂p型材料构成，所述第二钝化层由氧化铝、氮化硅和氧化硅中的任意一种构成，所述叠层钝化层设置于所述源电极和所述漏电极之间，所述栅电极设置于所述叠层钝化层。
9.第二方面，本发明实施例提供了一种电子设备，包括有如上第一方面所述的半导体器件。
10.第三方面，本发明实施例提供了一种半导体器件制作方法，包括：
11.在外延基片的势垒层上制作源电极和漏电极；
12.在所述势垒层上依次生长第一钝化层和第二钝化层，形成叠层钝化层；
13.在所述叠层钝化层制作栅电极。
14.本发明实施例包括：半导体器件及其制作方法，半导体器件包括外延基片和叠层钝化层，其中，外延基片包括势垒层，势垒层上表面设有源电极、漏电极和栅电极；叠层钝化
层包括第一钝化层和第二钝化层，第二钝化层位于第一钝化层的上层，第一钝化层由非掺杂p型材料构成，第二钝化层由氧化铝、氮化硅和氧化硅中的任意一种构成，叠层钝化层设置于源电极和漏电极之间，栅电极设置于叠层钝化层。基于此，本发明采用第一钝化层和第二钝化层的叠层结构对半导体器件进行钝化。采用非掺杂p型材料作为第一层钝化材料，首先其可以降低界面态密度，减弱载流子被界面陷阱捕获，从而抑制电流崩塌。更重要的是，非掺杂p型材料对gan或algan呈弱p型，可在非掺杂p型材料与gan或algan界面处形成p
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n结，而p
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n结形成的空间电荷区可有效的阻断界面漏电通道，起到场制调控作用，从而直接降低器件关态漏电。同时，采用氧化铝al2o3、氮化硅sin和氧化硅sio2中的任意一种作为第二层钝化材料，其致密且化学性质稳定，可以有效阻拦水汽、氧等进入势垒层表面界面，防止其对器件产生不利影响，从而提高器件可靠性。
15.本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
16.附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
17.图1为本发明一个实施例提供的一种半导体器件的结构示意图；
18.图2为本发明一个实施例提供的一种半导体制作方法流程图；
19.图3为本发明一个实施例提供的源漏制作结构示意图；
20.图4是本发明一个实施例提供的氧化镍沉积结构图；
21.图5为本发明一个实施例提供的氧化铝沉积结构图；
22.图6为本发明一个实施例提供的栅槽刻蚀结构图；
23.图7为本发明一个实施例提供的栅电极制作结构图；
24.图8为本发明一个实施例提供的台面隔离结构示意图。
具体实施方式
25.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
26.应了解，在本发明实施例的描述中，多个(或多项)的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到“第一”、“第二”等只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
27.随着科学技术朝着高速、高能效方向的发展，传统硅基半导体器件因其导通电阻大、高温性能退化的限制，在高频、高能效方面的应用越来越趋于物理极限。宽禁带gan半导体具有临界击穿场强高、电子饱和漂移速率大、耐高温等优点，尤其是algan/gan hemt具有高迁移率2deg(二维电子气)沟道，展现出优异的频率特性和功率特性，被认为是高速、高能效、耐高温技术中最具有竞争力的技术。但是，由于algan/gan材料通常是异质外延生长，晶
格失配和热失配在表界面造成的缺陷密度高，产生了诸如电流崩塌、关态漏电大、提前击穿等可靠性问题。
28.在相关技术中，往往采用单一钝化层，钝化效果来自于两个方面：减少algan表面的悬挂键以减少表面态、增加栅极与表面态之间的势垒以降低电子被表面态俘获的概率，钝化材料的选取和思路都较为单一且没有对漏电进行直接的调控或者改善。
29.针对现有技术中存在上述的问题，本发明实施例提供了一种半导体器件及其制作方法，半导体器件包括外延基片和叠层钝化层，其中，外延基片包括势垒层，势垒层上表面设有源电极、漏电极和栅电极；叠层钝化层包括第一钝化层和第二钝化层，第二钝化层位于第一钝化层的上层，第一钝化层由非掺杂p型材料构成，第二钝化层由氧化铝、氮化硅和氧化硅中的任意一种构成，叠层钝化层设置于源电极和漏电极之间，栅电极设置于叠层钝化层。基于此，本发明采用第一钝化层和第二钝化层的叠层结构对半导体器件进行钝化。采用非掺杂p型材料作为第一层钝化材料，首先其可以降低界面态密度，减弱载流子被界面陷阱捕获，从而抑制电流崩塌。更重要的是，非掺杂p型材料对gan或algan呈弱p型，可在非掺杂p型材料与gan或algan界面处形成p
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n结，而p
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n结形成的空间电荷区可有效地阻断界面漏电通道，起到场制调控作用，从而直接降低器件关态漏电。同时，采用氧化铝al2o3、氮化硅sin和氧化硅sio2中的任意一种作为第二层钝化材料，其致密且化学性质稳定，可以有效阻拦水汽、氧等进入势垒层表面界面，防止其对器件产生不利影响，从而提高器件可靠性。
30.如图1所示，图1是本发明一个实施例提供的一种半导体器件的结构示意图。半导体器件包括外延基片和叠层钝化层，其中，外延基片包括势垒层110，势垒层110上表面设有源电极210、漏电极220和栅电极230；叠层钝化层包括第一钝化层240和第二钝化层250，第二钝化层250位于第一钝化层240的上层，第一钝化层240由非掺杂p型材料构成，第二钝化层250由氧化铝、氮化硅和氧化硅中的任意一种构成，叠层钝化层设置于源电极210和漏电极220之间，栅电极230设置于叠层钝化层。基于此，本发明采用第一钝化层240和第二钝化层250的叠层结构对半导体器件进行钝化。非掺杂p型材料作为第一层钝化材料，首先其可以降低界面态密度，减弱载流子被界面陷阱捕获，从而抑制电流崩塌。更重要的是，非掺杂p型材料对gan或algan呈弱p型，可在非掺杂p型材料与gan或algan界面处形成p
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n结，而p
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n结形成的空间电荷区可有效的阻断界面漏电通道，起到场制调控作用，从而直接降低器件关态漏电。同时，采用氧化铝al2o3、氮化硅sin和氧化硅sio2中的任意一种作为第二层钝化材料，其致密且化学性质稳定，可以有效阻拦水汽、氧等进入势垒层表面界面，防止其对器件产生不利影响，从而提高器件可靠性。
31.可以理解的是，非掺杂p型材料包括但不限于氧化镍nio，且非掺杂p型材料优选为非掺杂p型绝缘材料。
32.可以理解的是，外延基片自下而上可以包括衬底150、成核层140、缓冲层130、沟道层120和势垒层110。其中，势垒层110种类可以为铝镓氮algan，而在势垒层110的顶部可以设置有氮化镓gan帽层。
33.可以理解的是，第一钝化层240的生长厚度可以为30nm至200nm，第二钝化层250的生长厚度可以为30nm至200nm。
34.基于此，半导体器件的叠层钝化层由于采用由非掺杂p型材料作为第一层钝化材料，非掺杂p型材料可与gan或algan在界面处形成p
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n结，p
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n结形成的空间电荷区，可以有
效的阻断界面漏电通道，从而降低器件关态漏电。同时，非掺杂p型材料作为第一层钝化层，可以降低势垒层表面界面态，抑制电流崩塌。此外，由于第二层钝化材料为氧化铝al2o3、氮化硅sin和氧化硅sio2中的任意一种，可以有效地提高其结晶质量。高质量的第二钝化层250，其致密的结构可以阻止水汽和氧进入器件有源区，有效地提高器件的可靠性及稳定性。
35.本发明实施例还提供了一种电子设备，该电子设备包括有上述的半导体器件。
36.在一实施例中，由于电子设备采用了上述的半导体器件，因此，本电子设备能够取得与上述半导体器件同样的技术效果。本电子设备中的半导体器件采用第一钝化层240和第二钝化层250的叠层结构。非掺杂p型材料作为第一层钝化材料，首先其可以降低界面态密度，减弱载流子被界面陷阱捕获，从而抑制电流崩塌。更重要的是，非掺杂p型材料对gan或algan呈弱p型，可在非掺杂p型材料与gan或algan界面处形成p
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n结，而p
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n结形成的空间电荷区可有效地阻断界面漏电通道，起到场制调控作用，从而直接降低器件关态漏电。同时，采用氧化铝al2o3、氮化硅sin和氧化硅sio2中的任意一种作为第二层钝化材料，其致密且化学性质稳定，可以有效阻拦水汽、氧等进入势垒层表面界面，防止其对器件产生不利影响，从而提高器件可靠性。
37.如图2所示，本发明实施例还提供了一种半导体制作方法，该制作方法包括但不限于如下步骤：
38.步骤201，在外延基片的势垒层上制作源电极和漏电极；
39.步骤202，在势垒层上依次生长第一钝化层和第二钝化层，形成叠层钝化层，其中，第一钝化层由非掺杂p型材料构成，第二钝化层由氧化铝、氮化硅和氧化硅中的任意一种构成；
40.步骤203，在叠层钝化层制作栅电极。
41.制作时，在外延基片的势垒层110上制作源电极210和漏电极220，在势垒层110上依次生长第一钝化层240和第二钝化层250，形成叠层钝化层，在叠层钝化层制作栅电极230，实现互连即可完成半导体的制作。通过采用第一钝化层240和第二钝化层250的叠层结构对半导体器件进行钝化。非掺杂p型材料作为第一层钝化材料，首先其可以降低界面态密度，减弱载流子被界面陷阱捕获，从而抑制电流崩塌。更重要的是，非掺杂p型材料对gan或algan呈弱p型，可在非掺杂p型材料与gan或algan界面处形成p
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n结，而p
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n结形成的空间电荷区可有效的阻断界面漏电通道，起到场制调控作用，从而直接降低器件关态漏电。同时，采用氧化铝al2o3、氮化硅sin和氧化硅sio2中的任意一种作为第二层钝化材料，其致密且化学性质稳定，可以有效阻拦水汽、氧等进入势垒层表面界面，防止其对器件产生不利影响，从而提高器件可靠性。
42.可以理解的是，叠层钝化层由于采用由非掺杂p型材料作为第一层钝化材料，非掺杂p型材料可与gan或algan在界面处形成p
‑
n结，p
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n结形成的空间电荷区，可以有效的阻断界面漏电通道，从而降低器件关态漏电。同时，非掺杂p型材料作为第一层钝化层，可以降低势垒层表面界面态，抑制电流崩塌。此外，由于第二层钝化材料为氧化铝al2o3，可以有效地提高其结晶质量。高质量的第二钝化层250，其致密的结构可以阻止水汽和氧进入器件有源区，有效地提高器件的可靠性及稳定性。
43.可以理解的是，非掺杂p型材料包括但不限于氧化镍nio，且非掺杂p型材料优选为
非掺杂p型绝缘材料。
44.可以理解的是，外延基片自下而上包括衬底150、成核层140、缓冲层130、沟道层120和势垒层110。其中，势垒层110种类可以为铝镓氮algan，而在势垒层110的顶部可以设置有氮化镓gan帽层。
45.可以理解的是，第一钝化层240的生长厚度可以为30nm至200nm，第二钝化层250的生长厚度可以为30nm至200nm。
46.可以理解的是，如图3所示，在步骤201可以包括但不限于如下步骤：
47.在势垒层110上涂抹光刻胶并光刻出源电极210区域和漏电极220区域；
48.采用磁控溅射或电子束蒸发工艺，在源电极210区域和漏电极220区域淀积欧姆金属，并采用快速热退火工艺进行退火处理，形成欧姆接触。
49.可以理解的是，如图4和图5所示，在步骤202可以包括但不限于如下步骤：
50.在势垒层上利用磁控溅射工艺生长第一钝化层240；
51.在第一钝化层240上采用peald(plasma enhanced atomic layer deposition，等离子增强原子层沉积)工艺淀积第二钝化层250，形成叠层钝化层。
52.可以理解的是，如图6和图7所示，在步骤203可以包括但不限于如下步骤：
53.在叠层钝化层上涂抹光刻胶并光刻出栅电极230区域，利用icp(inductively coupled plasma，电感耦合等离子体)干法刻蚀工艺去除栅电极区域对应的叠层钝化层，形成栅槽；
54.采用磁控溅射或电子束蒸发工艺，在栅槽上方淀积栅极金属，形成栅电极230；
55.去除光刻胶。
56.可以理解的是，在步骤201之前还可以包括但不限于如下步骤：
57.对外延基片进行清洗。
58.可以理解的是，如图8所示，在步骤201之前还可以包括但不限于如下步骤：
59.在外延基片刻蚀隔离区域，利用icp工艺刻蚀隔离区域至缓冲层130，以形成台面隔离。
60.以下结合附图和具体实施例进一步介绍本发明提供的半导体制作方法。
61.参照图3至图8所示，以下实施例以hemt(high electron mobility transistor，高电子迁移率晶体管)器件制作方法为例，具体步骤如下：
62.1)对含有衬底150、成核层140、缓冲层130、沟道层120和势垒层110的外延基进行清洗；
63.2)采用icp设备，刻蚀台面至缓冲层130，实现台面隔离；
64.3)在势垒层110上涂抹光刻胶并光刻出源电极210和漏电极220图形；
65.4)采用磁控溅射sputter或电子束蒸发工艺，在源电极210图形区和漏电极220图形区淀积欧姆金属，并在快速热退火炉中进行退火处理，形成欧姆接触；
66.5)在势垒层110上利用磁控溅射sputter工艺生长一层nio钝化层；
67.6)在nio钝化层上采用peald工艺淀积al2o3薄膜，形成叠层钝化层；
68.7)在叠层钝化层上涂抹光刻胶并光刻出栅电极230图形，利用icp设备干法刻蚀去除栅下方的钝化层，产生栅槽；
69.8)采用电子束蒸发或者磁控溅射sputter工艺，在栅槽上方淀积栅极金属形成栅
电极230，去除光刻胶；
70.9)完成互联，完成器件制备。
71.基于此，叠层钝化层由于采用由呈p型的氧化镍nio作为第一层钝化材料，氧化镍nio可与gan或algan在界面处形成p
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n结，p
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n结形成的空间电荷区，可以有效的阻断界面漏电通道，从而降低器件关态漏电。同时，作为第一层钝化层，可以降低势垒层表面界面态，抑制电流崩塌。此外，由于利用等离子增强原子层沉积peald工艺生长第二层钝化材料al2o3，可以有效的提高其结晶质量。高质量的氧化铝层，其致密的结构可以阻止水汽和氧进入器件有源区，有效的提高器件的可靠性及稳定性。
72.以上是对本发明的较佳实施进行了具体说明，但本发明并不局限于上述实施方式，熟悉本领域的技术人员在不违背本发明精神的共享条件下还可作出种种等同的变形或替换，这些等同的变形或替换均包括在本发明权利要求所限定的范围内。